基于AD9854的非線性調(diào)頻脈壓雷達(dá)信號的產(chǎn)生技術(shù)

1 引言

雖然線性調(diào)頻信號在提高雷達(dá)性能方面已經(jīng)展現(xiàn)了顯著的優(yōu)勢，但其脈沖壓縮時會有較高的旁瓣，不便于鄰近弱目標(biāo)的檢測。若采用失配加窗的方法抑制距離旁瓣，又會引起信噪比損失，降低雷達(dá)的距離分辨力。非線性調(diào)頻信號因其固有的距離旁瓣較低，無需加權(quán)就可獲得很高的主旁瓣比、較窄的主瓣寬度和良好的多普勒響應(yīng)能力。另外，從雷達(dá)信號的低截獲概率方面考慮，由于時寬帶寬的平方根與截獲因子成反比，脈沖壓縮信號也是實現(xiàn)雷達(dá)低截獲概率的主要技術(shù)措施之一，所以研究產(chǎn)生非線性調(diào)頻信號具有重要的現(xiàn)實意義。采用現(xiàn)今流行的DDS器件(AD9854)，做為主控制器件通過分段線性折線逼近法硬件，產(chǎn)生非線性調(diào)頻信號。

2 基本原理

2．1 S型調(diào)頻函數(shù)設(shè)計

非線性調(diào)頻函數(shù)設(shè)計主要是S型調(diào)頻函數(shù)的設(shè)計，其產(chǎn)生的主要方法是基于各種窗函數(shù)進(jìn)行波形設(shè)計，常用的窗函數(shù)有海明窗(Hamming)、漢寧窗(Hanning)、余弦4次方窗，布萊克曼(Blackman)窗等，這里采用海明窗設(shè)計。

利用相位逗留原理，海明窗的窗函數(shù)可得到信號的群延時為：

式中，k為常數(shù)，且滿足為信號調(diào)頻帶寬。

式(1)求反函數(shù)，得到信號的調(diào)頻函數(shù)f(t)=T-1(f)，因而相位函數(shù)為：

實際上，很難將式(1)的反函數(shù)寫成解析形式，而只能得到其數(shù)值反函數(shù)，這樣式(2)的連續(xù)積分變?yōu)閿?shù)值積分，故非線性調(diào)頻信號的產(chǎn)生則基于數(shù)值方法實現(xiàn)。

設(shè)置信號的各參數(shù)：時寬τ=20μs，帶寬B=4 M，采樣頻率fS=2B，2(f)=0．54+0．46cos(2πf／B)，然后對信號脈壓仿真，圖1給出非線性調(diào)頻信號不加窗和加窗后的脈壓效果對經(jīng)，可看出，非線性調(diào)頻NLFM的脈壓具有良好的旁瓣抑制，加窗后的脈壓只比不加窗減少了約9 dB。

2．2 DDS原理

圖2為DDS的基本原理框圖，它主要由標(biāo)準(zhǔn)參考頻率源、相位累加器、波形存儲器、數(shù)模轉(zhuǎn)換器等組成。其中，參考頻率源是一個高穩(wěn)定的晶體振蕩器，其輸出信號用于DDS中各部件同步工作。DDS作為一種頻率合成器，應(yīng)用取樣原理。即以較高的參考頻率作為取樣時鐘，在時鐘的每個周期內(nèi)，希望輸出得到頻率波形取樣值。輸出取樣值的大小由相位累加器輸出的相位決定，而輸出波形的頻率由送入DDS的頻率控制字FTW決定。

3 硬件結(jié)構(gòu)設(shè)計及軟件實現(xiàn)

3．1 AD9854簡介

AD9854數(shù)字合成器是采用先進(jìn)的DDS技術(shù)，并有2個內(nèi)部高速、高性能的正交D／A轉(zhuǎn)換器實現(xiàn)數(shù)字可編程的I和Q路合成器功能。當(dāng)AD9854作為精確的時鐘源時，它能產(chǎn)生高穩(wěn)定度，頻率、相位、幅度均可編程的正弦和余弦輸出且能用作一個靈活的本振，應(yīng)用通信、雷達(dá)等領(lǐng)域。AD9854的高速DDS內(nèi)核提供了48位的頻率分辨率(當(dāng)SYSCLK為300 MHz時，調(diào)節(jié)分辨率1Hz)，相位截斷到17位，保證良好的SFDR。AD9854的電路結(jié)構(gòu)允許產(chǎn)生頻率達(dá)到150 MHz的正交輸出信號，它能在高達(dá)100 MHz／s更新頻率下進(jìn)行數(shù)字調(diào)節(jié)。

3．2 硬件設(shè)計方案

信號產(chǎn)生系統(tǒng)硬件主要有AD9854，ADSP21065L，帶通濾波器，FPGA噪聲產(chǎn)生電路，DDS輸出中頻信號增益控制，噪聲信號相加電路，以及相關(guān)的時鐘，電源，F(xiàn)PGA控制等功能單元。DDS模塊主要由AD9854，ADSP21065L和相應(yīng)的FPGA控制邏輯構(gòu)成。ADSP21065L根據(jù)FPGA的控制時序來設(shè)置DDS的工作方式和控制字。圖3為信號產(chǎn)生系統(tǒng)的硬件邏輯框圖。

具體模塊功能說明：

(1)DDS控制模塊 ADSP21065L外部輸入20 MHz時鐘，最高工作在60 MHz，主要控制AD9854，向AD9854寫控制字，中斷輸入IRQ0～I(xiàn)RQ2接FPGA，外部采用上拉電平。其中，一個作為雷達(dá)的重頻周期信號，一個作為雷達(dá)波形的時序信號，而另一個保留。Flag0～Flag11是雙向輸入引腳，主要為AD9854產(chǎn)生3個控制信號，也可作為外部的輸入控制信號，要求外部可控。ADSP-21065L的外部供電電源為3．3 V，采用板上(REG1117)直流變換器實現(xiàn)。ADSP21065L的加載采用EPROM(27C512)方式，用JTAG調(diào)試。FPGA采用Cyclone系列的EP1C3T144，主要產(chǎn)生各種控制信號和時序信號。FPGA的輸出信號有：輸出 1路復(fù)位信號到DSP和AD9854，AD9854的控制信號CS、WR、UPCLK和F／B／H。20 MHz的DSP時鐘信號和40 MHz的AD9854時鐘信號。

(2)DDS信號產(chǎn)生模塊 DDS AD9854的最高工作頻率是300 MHz，它主要接收ADSP-21065L的控制字，產(chǎn)生脈沖雷達(dá)波形。當(dāng)外部輸入40 MHz時，內(nèi)部頻率倍增器設(shè)置其工作頻率為200 MHz。其工作電壓3．3 V，也可由外部輸入的直流電源經(jīng)過本板的兩片REG1117型DC-DC變換器變換得到。AD9854有5種可編程的工作模式，選擇一種模式需要編程控制寄存器(并行地址1FH)中的mode0，mode1，mode2。5種可編程的工作模式為：單音調(diào)(模式000)；非斜升的FSK(模式001)；斜升FSK(模式010)；線性調(diào)頻脈沖(模式011)；相位編碼(模式100)。對于NLFM信號，采用線性調(diào)頻折線逼近式實現(xiàn)，如圖4所示。因此，將調(diào)頻區(qū)域分為幾段，每段用不同的線性調(diào)頻逼近，即第一段更新頻率字，后面每段起更新頻率增量字，時間增量字就能實現(xiàn)折線型NLFM信號。

(3)電源模塊 該信號產(chǎn)生模塊的輸入電源具有+5 V和-5 V，需要產(chǎn)生3.3 V，1．5 V，利用5片REG1117實現(xiàn)。其中1片為DSP，2片為AD9854，2片分別為FPGA產(chǎn)生3．3 V和1．5 V。若其余的I／O設(shè)備也需使用3.3 V，則與FPGA共用。

3．3 軟件實現(xiàn)方法

在確定線性調(diào)頻LFM信號或非線性調(diào)頻NLFM信號的時頻曲線后，根據(jù)信號的形式及附帶參數(shù)，設(shè)置并實時控制DDS等硬件產(chǎn)生所需的調(diào)頻信號。通過分析可知AD9854具有線性調(diào)頻產(chǎn)生模式，所以只需設(shè)置線性調(diào)頻信號的其模式控制字、頻率控制字、頻率增量字、時間增量字，并在適當(dāng)?shù)臅r間停止輸出，就可得到所需時寬的LFM信號。但對于NLFM，需要對其調(diào)頻函數(shù)進(jìn)行分段、逼近才能得到。常用的方法有階梯形逼近和折線形逼近兩種。在同樣采樣間隔條件下，折線形逼近的誤差要小的多，因為根據(jù)曲線多項式展開擬合理論分析，折線形逼近的誤差是二次項以上的成分，而階梯形逼近的誤差是一次項以上的成分。并且對于要產(chǎn)生的反S型NLFM信號，中間一段接近線性調(diào)頻，所以只需對其兩端細(xì)化處理，而中間部分線性處理，這樣在盡可能少的分段情況下得到高精度的NLFM信號，減少頻繁更新DDS控制字而帶來的更新延時。圖5為理想信號脈壓和近似信號脈壓的對比。

4 結(jié)語

實驗結(jié)果表明，近似后的信號主旁瓣比只降低5 dB，完全可達(dá)到所需的性能指標(biāo)。從器件的選取考慮，由于AD9854為并行數(shù)據(jù)操作，其速度遠(yuǎn)遠(yuǎn)高于串行操作，實現(xiàn)了更高頻率變化的NLFM信號，同時，該器件具有48位的相位累加器字長，頻率分辨率可達(dá)7．2x10-7Hz，這是傳統(tǒng)頻率合成技術(shù)所難以實現(xiàn)的。