1 引言

　　BCD是一種單片集成工藝技術。1986年由意法半導體(ST)公司率先研制成功，這種技術能夠在同一芯片上制作雙極管bipolar，CMOS和DMOS 器件，稱為BCD工藝。

　　了解BCD工藝的特點，需要先了解雙極管 bipolar，CMOS和DMOS器件這三種器件的特點，詳見表1。

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　　BCD工藝把雙極器件和CMOS器件同時制作在同一芯片上。它綜合了雙極器件高跨導、強負載驅動能力和CMOS集成度高、低功耗的優點，使其互相取長補短，發揮各自的優點。更為重要的是，它集成了DMOS功率器件，DMOS可以在開關模式下工作，功耗極低。不需要昂貴的封裝和冷卻系統就可以將大功率傳遞給負載。低功耗是BCD工藝的一個主要優點之一。整合過的BCD工藝制程，可大幅降低功率耗損，提高系統性能，節省電路的封裝費用，并具有更好的可靠性。

　　2 BCD工藝關鍵技術簡介 2.1 BCD工藝的基本要求

　　首先，BCD工藝必須把雙極器件、CMOS器件和DMOS器件同時制作在同一芯片上，而且這三種器件在集成后應基本上能具有各自分立時所具有的良好性能;其次，BCD工藝制造出來的芯片應具有更好的綜合性能;此外，相對于其中最復雜的工藝(如雙阱、多層布線、多層多晶硅的CMOS工藝)不應增加太多的工藝步驟。

　　2.2 BCD工藝兼容性考慮[1]

　　BCD工藝典型器件包括低壓CMOS管、高壓 MOS管、各種擊穿電壓的LDMOS、垂直NPN管、垂直PNP管、橫向PNP管、肖特基二極管、阱電阻、多晶電阻、金屬電阻等;有些工藝甚至還集成了EEPROM、結型場效應管JFET等器件。由于集成了如此豐富的器件，這就給電路設計者帶來極大的靈活性，可以根據應用的需要來選擇最合適的器件，從而提高整個電路的性能。

　　由于BCD工藝中器件種類多，必須做到高壓器件和低壓器件的兼容;雙極工藝和CMOS工藝的相兼容，尤其是要選擇合適的隔離技術;為控制制造成本，必須考慮光刻版的兼容性。考慮到器件各區的特殊要求，為減少工藝制造用的光刻版，應盡量使同種摻雜能兼容進行。因此，需要精確的工藝模擬和巧妙的工藝設計，有時必須在性能與集成兼容性上作折中選擇。通常BCD采用雙阱工藝，有的工藝會采用三阱甚至四阱工藝來制作不同擊穿電壓的高壓器件。

　　2.3 DMOS器件的結構、工作原理與特點[2-5]

　　功率輸出級DMOS管是此類電路的核心，往往占據整個芯片面積的1/2～2/3，它是整個集成電路的關鍵。DMOS與CMOS器件結構類似，也有源、漏、柵等電極，但是漏端擊穿電壓高。 DMOS主要有兩種類型，垂直雙擴散金屬氧化物半導體場效應管VDMOSFET( vertical double-diffused MOSFET)和橫向雙擴散金屬氧化物半導體場效應管LDMOSFET (lateral double-diffused MOSFET)。

　　LDMOS由于更容易與CMOS工藝兼容而被廣泛采用。LDMOS器件結構如圖1所示，LDMOS是一種雙擴散結構的功率器件。這項技術是在相同的源/漏區域注入兩次，一次注入濃度較大(典型注入劑量 1015cm-2)的砷(As)，另一次注入濃度較小(典型劑量1013cm-2)的硼(B)。注入之后再進行一個高溫推進過程，由于硼擴散比砷快，所以在柵極邊界下會沿著橫向擴散更遠(圖中P阱)，形成一個有濃度梯度的溝道，它的溝道長度由這兩次橫向擴散的距離之差決定。為了增加擊穿電壓，在有源區和漏區之間有一個漂移區。LDMOS中的漂移區是該類器件設計的關鍵，漂移區的雜質濃度比較低，因此，當LDMOS 接高壓時，漂移區由于是高阻，能夠承受更高的電壓。圖1所示LDMOS的多晶擴展到漂移區的場氧上面，充當場極板，會弱化漂移區的表面電場，有利于提高擊穿電壓。場極板的作用大小與場極板的長度密切相關[6]。要使場極板能充分發揮作用，一要設計好SiO2層的厚度，二要設計好場極板的長度。

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　　DMOS器件是由成百上千的單一結構的DMOS 單元所組成的。這些單元的數目是根據一個芯片所需要的驅動能力所決定的，DMOS的性能直接決定了芯片的驅動能力和芯片面積。對于一個由多個基本單元結構組成的LDMOS器件，其中一個最主要的考察參數是導通電阻，用R ds(on)表示。導通電阻是指在器件工作時，從漏到源的電阻。對于 LDMOS器件應盡可能減小導通電阻，就是BCD工藝流程所追求的目標。當導通電阻很小時，器件就會提供一個很好的開關特性，因為漏源之間小的導通電阻，會有較大的輸出電流，從而可以具有更強的驅動能力。DMOS的主要技術指標有：導通電阻、閾值電壓、擊穿電壓等。

　　對LDMOS而言，外延層的厚度、摻雜濃度、漂移區的長度是其最重要的特性參數。我們可以通過增加漂移區的長度以提高擊穿電壓，但是這會增加芯片面積和導通電阻。高壓DMOS器件耐壓和導通電阻取決于外延層的濃度、厚度及漂移區長度的折中選擇。因為耐壓和導通阻抗對于外延層的濃度和厚度的要求是矛盾的。高的擊穿電壓要求厚的輕摻雜外延層和長的漂移區，而低的導通電阻則要求薄的重摻雜外延層和短的漂移區，因此必須選擇最佳外延參數和漂移區長度，以便在滿足一定的源漏擊穿電壓的前提下，得到最小的導通電阻。另外，由于DMOS芯片面積大，對缺陷密度較敏感。