功耗是產品說明書的另一個常見的差異點。TI 習慣上在產品說明書的首頁列出典型工作狀態下轉換器的總功耗。這些狀態包括在最高采樣速率下的輸入差與低頻或直流的比較，以及在數字側每一引腳上施加 10-pF 的負載。當然，TI 也開始分離內核功耗(模擬，AVDD)與數字供電損耗(輸出 DVDD)。這主要是因為其他廠商幾乎都只標注了模擬功耗而不包括接口功耗。一些廠商在產品說明書里列出了接口功耗，但是用戶必須注意一些測量條件，例如輸入頻率，每個引腳的輸出負載以及輸出電壓，這些都會顯著的影響測量值。

　　此外，還必須特別注意 ADC 可能有的特有模式。并不只是 TI 的產品說明書存在這種情況，一些廠商的轉換器在模式 A 下進行功耗測量并在產品說明書中列出，但是其他動態規范卻在模式 B 下給出。再例如，對于那些可承受較寬數字電源電壓的轉換器而言，產品說明書在最高 DVDD 電壓下給出時序規范，但卻在最低 DVDD 電壓下給出功耗值。

　　最后，還必須注意轉換器對功率的貢獻。一些轉換器可能以丟失內部信息為代價來節省功率損耗，例如接受差動時鐘(為了實現更低的噪聲/抖動)所需要的參考電壓或時鐘放大器、諸如 PECL 或 LVDS 的小擺幅時鐘電平，或者截平濾波時鐘(正弦曲線)。這個問題將在下文進一步闡述。

　　時鐘信號

　　為了獲得最佳的 ADC 性能4，時鐘信號是最令人擔心的問題。雖然所有的 ADC 都有一個時鐘輸入端，但其中一些要比另一些更容易使用。最關鍵的問題是時鐘抖動、占空比以及必須的時鐘電平，當用高輸入頻率進行采樣時，能夠大體上獲得較好的性能參數。

　　為了實現低抖動，用戶通常使用帶通濾波器過濾時鐘信號來達到該目的。這還將產生 50% 的占空比，接近于許多 ADC 的最佳條件。不過，由于該濾波器的插入損耗時鐘信號振幅將受到影響，且時鐘信號將變成正弦曲線而不是方波。為了接收高質量的時鐘信號，TI 和其他一些廠商在 ADC 的輸入端添加了時鐘放大器。它的作用是將正弦曲線修正成方波并為內部電路的時鐘循環提供所需的增益。此外，時鐘放大器還提供了差動接口，能夠減小時鐘信號線路中噪聲耦合的影響，從而減小抖動。當然，這是以增加 ADC 的功耗為代價的。

　　然而，一些 ADC 可能還需要 CMOS 電平的方波時鐘信號。這類 ADC 的輸入必須是單端口的，而且能夠抑制外部噪聲源與時鐘路徑耦合。大部分此類 ADC 是為了對低輸入頻率(50 MHz 以下)進行采樣并且能夠獲得很好的性能。醫學超聲波就是此類 ADC 的一種典型應用。不過，用戶在更高的輸入頻率(例如通訊應用中)下為了獲得高信噪比(大于 60s)，就需要提供外部元件來使時鐘信號變成方波，并有效地增大功率與電路板面積。即使有了這些外部元件，用戶仍然必須考慮單端接口，而且最終的設計很可能不能獲得 ADC 采用內部時鐘放大器時所能達到的最優性能。

　　為了提供一致的產品說明書，TI 在相同時鐘條件下的產品說明書中使用了相同的圖表與性能參數。對于具有差動輸入時鐘信號的器件而言，通常采用正弦曲線，雖然它并不是 ADC 的最佳條件(由于時鐘邊緣壓擺率的限制)。為了涵蓋轉換器所有可能的應用情況，TI 開始在產品說明書中引入了 3D 等高線圖表(請參見圖 1)，這就允許用戶可以得到在給定輸入與采樣頻率下的典型性能。我們知道，輸入時鐘信號的所有條件在試驗時都是保持不變的，除非改變采樣頻率。這意味著如果使用正弦波時鐘信號，減小采樣頻率將會使時鐘邊緣變慢，從而加劇實際的抖動。這是每個 ADC 普遍存在的現象，4但是 TI 設計的 ADC 能夠盡可能地將抖動最小化。雖然這是最壞的情況，而且減小抖動的技術有很多種，但是在實驗中改變時鐘條件是不公平的;同樣的，如果保持時鐘條件不變，那么信噪比 SNR 將隨著抖動的增加而降低。用戶必須要知道，如果沒有時鐘放大器，性能的降低可能更多。此外，用戶還必須要清楚如果能夠提供一個抖動很小的方波時鐘信號，那么 ADC 的性能就會有很大的提高。

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　　圖 1 SNR 與輸入和采樣頻率5的曲線關系

　　輸出時序

　　為了捕捉傳輸到 FPGA、ASIC、DDC 或其他跟隨 ADC 的邏輯器件的輸出數據，用戶必須要知道輸出數據的窗口是穩定的。不過，重點是大多數廠商均致力于提供一致且完善的產品說明書限制。這是因為用于生產的最終測試結果受一些因素的影響，例如自動測試設備的精度、不能直接訪問輸出端(數據正在緩沖中)、很難像產品說明書一樣設置相同的條件(例如數字負載)等等。為了克服這些局限性，TI 通過設計與特征化(即用統計方法來設置這些參數)，當生產中不對設備進行測試時，這能促使我們設置更寬的防護頻帶。而如果將相同的限制條件用于其他廠商的話，經常會導致不完善或不精確的產品說明書。

　　設計人員應對沒有任何質保書的器件、有質保書但是條件不切實際的器件(例如 0-pF 負載)、沒有明確用于捕獲數據所需的參數的器件(例如，給出了建立時間但沒有給出保持時間)、沒有說明規范所使用的 VOH 和 VOL電平的器件(例如，給出從 50% 到 50% 的信息，但是要推導出 VIH/VIL 邏輯電平卻很麻煩)、或者沒有說明對整個工作溫度范圍內詳細參數的器件進行明確的詢問。

　　此外，為了改進數據捕獲窗口，TI 與其他廠商均提供了一款輸出時鐘，與輸入時鐘相比該時鐘能夠更好地跟蹤輸出數據。使用輸出時鐘可以減小應用中的時序局限。

　　最后，請注意，建立與保持時間的定義和門電路建立與保持時間的對應部分相同。在門電路中，建立時間表示數據在門電路輸入端準備好的時間比時鐘邊緣閉鎖它的時間提前了多少。時間提前得越多，使用該閉鎖門電路就越困難。在 ADC 中，建立時間表示數據穩定時間比輸入或輸出 ADC時鐘邊緣提前了多少。建立時間越長，捕獲數據就越容易。這些規則在保持時間上也同樣適用。

　　過程增益

　　與 SNR 的兩個參數相比較，用戶必須考慮到 ADC 的采樣速率。信噪比可通過對收斂于奈奎斯特曲線的總體噪聲底限進行積分得到。當然，用戶的信號只會占據一些帶寬;只有在這個帶寬上的噪聲才會影響到信號，而其他噪聲可由數字濾波器濾除。對于相同的 SNR 而言，采樣速率高的 ADC 噪聲底限比較低。例如，一個 200kHz 帶寬，信噪比為 90-dBFS 的 ?∑ 型 ADC 的性能在理論上比產品說明書中規定的信噪比為 75-dBFS、100 MSPS 的 14 位 ADC——ADS5424 要好。當然，如果在使用 ADS5424 對 200-kHz 帶寬進行采樣之后(明顯超過 100 MSPS 的采樣率)，我們采用數字濾波來濾除帶寬外的噪聲(從 200 kHz 直到 50 MHz)，ADS5424 的等效信噪比在這一帶寬上為：

　　SNR200 kHz = 75 + 10×log10(50×106/200×103) = 99 dBFS >> 90 dBFS。

　　ADS5424 的信噪比將明顯優于 ?∑ 型 ADC(為了示例，假設噪聲在奈奎斯特曲線上均勻分布，也就是說沒有明顯的閃爍噪聲影響)。前述方程式的第二項稱為過程增益。隨著過采樣比的增加，用戶在相同信噪比每增加采樣率一倍，噪聲底限就會降低 3 dB。換言之，相關頻帶上的等效精度將增加 0.5 比特。

　　數據適用的條件與最小值

　　如果沒有明確的條件，那么規范將是沒有意義的。在廣告業、市場營銷材料以及選擇參數表中這一點尤其重要，條件能夠簡化產品說明書顯示的信息，但在某些情況下，并沒有提到測量條件。

　　同時，典型值通常代表了分布的平均值。不過，用戶應注意看一下最小值，特別是當器件在某一特定范圍內工作(例如多變的溫度環境)時。在典型與最小參數之間的大范圍變化會出現一些問題。變化是否由最終測試結果的局限性引起?如果是，則該器件可能適用，但是這樣做的風險是只能保證最小值。最差的情況是器件本身所導致的局限性，工藝的變化(不同器件之間)可以導致設計的不耐用性。為了使器件具有較好的穩健性并屏蔽此類問題的一個不錯的做法是查看產品說明書中的典型性能變化與電源電壓或溫度的關系曲線圖，如圖 2 中的示例所示。

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　　圖 2 ADS5424 SFDR 與模擬電源和溫度范圍的關系曲線6

　　與功率參數一樣，在相同的產品說明書中查找不同的參數(例如 SNR 和 SFDR)時，必須確保它們是在相同條件下給出的參數。例如，某些器件的 SFDR 模式以犧牲 SNR 為代價來改善 SFDR;或者它們有不同的輸入范圍，這會影響到 SFDR(在較小輸入范圍內較好)和 SNR(在較大輸入范圍內較好)。

　　最后，需注意的是，大多數規范在是在接近滿量程范圍內給出的。然而，SFDR(在 dBFS 規范中)在輸入振幅減小時可能變好也可能變得更糟糕。廠商在最終測試中不能屏蔽很多條件，因為那樣會增加測試時間和測試成本;但他們通常會給出說明各種條件影響的典型圖表。

　　輸入帶寬

　　通常，輸入帶寬代表了 ADC 響應平坦度與輸入頻率的關系。其并沒有表明該器件在這些輸入頻率下能夠保持應有的性能。用戶必須從圖表中核實相關性能;如果圖表中沒有，用戶必須從廠商那里尋求支持或者對器件本身進行評估。

　　結論

　　本文詳細說明了廠商用于編寫高速 ADC 產品說明書的規范之間的主要差異，提早考慮這些差異有助于設計人員避免在設計過程中出現突發問題。