引言：從本文開(kāi)始，我們介紹下項(xiàng)目中設(shè)計(jì)的并行LVDS高速DAC接口設(shè)計(jì)，包括DAC與FPGA硬件接口設(shè)計(jì)、軟件設(shè)計(jì)等。項(xiàng)目設(shè)計(jì)高速DAC采用了ADI公司的AD9129，該芯片最大更新速率5.7Gsps，該芯片在寬帶通信應(yīng)用、LTE、雷達(dá)信號(hào)產(chǎn)生、干擾機(jī)等領(lǐng)域有廣泛應(yīng)用。

1. AD9129概述

AD9129是高性能14位RF數(shù)模轉(zhuǎn)換器(DAC)，支持最高達(dá)2.85GSPS的數(shù)據(jù)速率。DAC內(nèi)核基于一個(gè)四通道開(kāi)關(guān)結(jié)構(gòu)，使雙邊沿時(shí)鐘能夠有效運(yùn)行，配置為混頻模式(Mix-Mode)或2倍插值時(shí)，能將DAC更新速率提高至5.7GSPS。在混頻模式中，AD9129可在二階和三階奈奎斯特區(qū)內(nèi)重構(gòu)RF載波，同時(shí)仍保持高達(dá)4.2GHz的出色動(dòng)態(tài)范圍。其高性NMOS DAC內(nèi)核具有四通道開(kāi)關(guān)結(jié)構(gòu)，能以最小輸出功耗實(shí)現(xiàn)業(yè)界領(lǐng)先的直接RF頻率合成性能。輸出電流可以在9.5mA至34.4mA范圍內(nèi)進(jìn)行編程。

圖1：AD9129系統(tǒng)框圖

2.AD9129接口描述

圖2：AD9129管腳分布

如圖1所示，AD9129接口主要分為與主機(jī)FPGA互聯(lián)的控制接口（包括SPI接口、復(fù)位等）和LVDS源同步數(shù)據(jù)接口，參考電壓接口，DAC時(shí)鐘接口（包括DCO_x、DACCLK_x）以，DAC模擬輸出接口以及供電接口（圖1中未標(biāo)出）。

2.1控制接口

AD9129控制接口包括SPI接口、復(fù)位接口。SPI接口包括四個(gè)信號(hào)：SCLK、CSn、SDO、SDIO，通過(guò)該接口可以實(shí)現(xiàn)DAC內(nèi)部寄存器的配置。SPI接口支持MSB(最高有效位)優(yōu)先和LSB(最低有效位)優(yōu)先傳輸格式。AD9129串行接口端口可以配置為單I/O引腳(SDIO)，或者配置為兩個(gè)單向輸入/輸出引腳(SDIO和SDO)。SCLK最大工作時(shí)鐘為20MHz。

復(fù)位信號(hào)RESET為高電平復(fù)位，如果未使用此管腳，需接地處理。SPI及RESET接口電平為1.8V IO。

2.2 LVDS源同步數(shù)據(jù)接口

AD9129數(shù)據(jù)輸入接口為L(zhǎng)VDS源同步數(shù)據(jù)接口，包含源同步時(shí)鐘DCI、兩組數(shù)據(jù)接口P0_D和P1_D，分辨率為14bits。LVDS接口電平為1.8V，典型輸入阻抗為100Ω。

AD9129與FPGA之間的接口關(guān)系如下圖所示。

圖3：AD9129與FPGA之間的接口關(guān)系

2.3參考電壓VREF接口

AD9129輸出電流由數(shù)字控制位和I250U基準(zhǔn)電流共同設(shè)置，如圖下圖所示。

圖4：基準(zhǔn)電壓源電路

將VREF施加于I250U(引腳A1)與VSSA之間的4.0 kΩ外部電阻，便可獲得基準(zhǔn)電流。1.0 V標(biāo)稱參考電壓(VREF)在4.0 kΩ電阻中產(chǎn)生250 μA基準(zhǔn)電流。配置基準(zhǔn)電壓電路應(yīng)注意以下幾點(diǎn)限制：

? 為使器件正常工作，4.0 kΩ電阻和1 nF旁路電容均是必需的。
? 將DAC輸出滿量程電流IOUTFS調(diào)整為默認(rèn)設(shè)置20 mA以外的值時(shí)，應(yīng)以數(shù)字方式執(zhí)行。
? AD9129不是乘法DAC，不支持用交流信號(hào)對(duì)基準(zhǔn)電流I250U進(jìn)行調(diào)制。
? VREF引腳上的帶隙電壓必須緩沖才能用于外部電路，因?yàn)槠漭敵鲎杩辜s為7.5 kΩ。
? 可以將一個(gè)外部基準(zhǔn)源連接到VREF引腳，以過(guò)載內(nèi)部基準(zhǔn)源。

2.4時(shí)鐘接口

DAC時(shí)鐘接口包括DAC工作時(shí)鐘DACCLK_x和DCO_x時(shí)鐘。DACCLK_x時(shí)鐘用于設(shè)置DAC的更新速率，還路由至?xí)r鐘分配模塊以產(chǎn)生所有關(guān)鍵的內(nèi)部和外部時(shí)鐘DCO_x。DCO_x=1/4*DACCLK_x。DCO時(shí)鐘與DCI時(shí)鐘頻率相同，以建立同步操作，如圖3所示。

圖5：DACCLK_x時(shí)鐘輸入

DACCLK_x輸入連接到一個(gè)高頻PLL以確保DAC采樣時(shí)鐘可靠地鎖定輸入時(shí)鐘。PLL默認(rèn)使能，上電后即鎖定。

圖6：DACCLK_x輸入的可能信號(hào)鏈

DACCLK_x輸入的峰峰值電壓為0.25~2V，典型值為1V，共模電壓為1.25V。DACCLK_x輸入時(shí)鐘頻率范圍為1.4G~2.85GHz。

DCO_x時(shí)鐘輸出時(shí)鐘阻抗100Ω，最大時(shí)鐘712.5MHz，輸出電壓為1.025~1.375V,共模電壓為1.25V。

DACCLK_x差分時(shí)鐘可以接受正弦信號(hào)；如果輸入信號(hào)電平保持在0dBm以上，則NSD(噪聲譜密度)性能降低可忽略不計(jì)。?5dBm輸入時(shí)，性能降低+1dB；當(dāng)信號(hào)接近?10dBm時(shí)，性能進(jìn)一步降低，達(dá)到+2dB。時(shí)鐘接收器之后有一個(gè)占空比恢復(fù)器(DCR)，用于確保后續(xù)電路的占空比接近50%。DCR的輸出用作主時(shí)鐘，直接路由至DAC。此外時(shí)鐘源的質(zhì)量是保持最佳交流性能的重要考慮因素，可從三方面來(lái)定義：相位噪聲特性、抖動(dòng)和驅(qū)動(dòng)能力。

2.5模擬輸出接口

AD9129提供互補(bǔ)電流輸出IOUTP和IOUTN，吸收外部負(fù)載的電流，外部負(fù)載由1.8 V VDDA電源供電。

2.5.1峰值DAC輸出功率能力

差分電流輸出DAC的最大峰值功率能力取決于峰值差分交流電流IPEAK和等效負(fù)載電阻。對(duì)于具有50 Ω源端接電阻的1:1巴倫，DAC交流電流源的等效負(fù)載為25 Ω。如果AD9129設(shè)置IOUTFS = 20 mA，則其峰值交流電流為9.375 mA，提供給等效負(fù)載的峰值功率為2.2 mW(即P = I2R)。由于1:1巴倫的源電阻和負(fù)載電阻相等，因而此功率由二者均分。所以，輸出負(fù)載獲得1.1 mW或0.4 dBm的峰值功率。

要計(jì)算提供給負(fù)載的均方根功率，需考慮以下事項(xiàng)：

? 數(shù)字波形的峰值與均方根之比
? 相對(duì)于數(shù)字滿量程的任何數(shù)字倒退
? DAC sinc響應(yīng)和外部網(wǎng)絡(luò)中的非理想損耗

2.5.2輸出級(jí)配置

AD9129設(shè)計(jì)用于需要寬信號(hào)重構(gòu)帶寬或高IF/RF信號(hào)產(chǎn)生的高動(dòng)態(tài)范圍系統(tǒng)。最佳交流性能只有在以下情況下才能實(shí)現(xiàn)：DAC輸出配置為差分(即平衡)工作模式，輸出共模電壓偏置到穩(wěn)定的低噪聲1.8 V標(biāo)稱模擬電源(VDDA)。用于與DAC接口的輸出網(wǎng)絡(luò)應(yīng)提供接近0 Ω的直流偏置路徑以連接到VDDA。

在整個(gè)頻率范圍內(nèi)，IOUTP和IOUTN引腳之間的任何輸出阻抗不平衡都會(huì)降低失真性能(主要是偶數(shù)階失真)和噪聲性能。元件選擇和布局對(duì)于實(shí)現(xiàn)AD9129的潛在性能至關(guān)重要。大多數(shù)要求平衡到不平衡轉(zhuǎn)換且工作頻率為10 MHz到1 GHz的應(yīng)用，都可以利用Mini-Circuits JTX系列變壓器，它可提供2:1和1:1的阻抗比。

圖7：寬帶應(yīng)用的推薦變壓器，帶寬上限高達(dá)2.2 GHz

圖7顯示AD9129與JTX-2-10T變壓器接口。此變壓器可提供出色的幅度/相位平衡(<1 dB/1°，最高1 GHz)，通過(guò)提供0 Ω直流偏置路徑以連接VDDA。如果需要濾除DAC鏡像和時(shí)鐘成分，可在單端側(cè)應(yīng)用一個(gè)模擬LC濾波器，其好處是可以保持變壓器的平衡。

圖8：DAC輸出與自偏置差分增益級(jí)接

圖8顯示了將DAC輸出與自偏置差分增益模塊接口時(shí)可以考慮的接口。電感(L)用作RF扼流圈，提供直流偏置路徑以連接到VDDA。其值與隔直電容一起決定復(fù)合通帶響應(yīng)的截止頻率下限。(隔直電容與RF差分增益級(jí)的輸入電阻一起形成高通響應(yīng)。)

許多RF差分放大器由兩個(gè)增益匹配的單端放大器組成，因而無(wú)法提供共模抑制，而且由于匹配不佳，還可能降低平衡。此外，由于元件容差，差分LC濾波器可能會(huì)進(jìn)一步降低差分信號(hào)路徑的平衡。兩種情況下，使用巴倫均非常有利，可在濾波或進(jìn)一步放大之前，抑制RF DAC的共模失真和噪聲成分。

圖9：建議混頻模式配置，提供擴(kuò)展的RF帶寬，采用TC1-1-13M+巴倫

對(duì)于在混頻模式下使用AD9129且輸出頻率超過(guò)2.2 GHz的應(yīng)用，用戶可以考慮圖9所示的電路。此電路采用寬帶巴倫(例如4.0 GHz時(shí)為?3 dB)來(lái)為DAC輸出提供直流偏置路徑，其配置與圖7所示范例相似。此電路是在評(píng)估板上實(shí)現(xiàn)，結(jié)果如圖10所示。

圖10：實(shí)測(cè)與理想DAC輸出響應(yīng)，fDAC = 2.6 GSPS

2.6電源接口

AD9129電源分為模擬電源和數(shù)字電源，整個(gè)芯片最大功耗在1.1W左右。

模擬電源VSSA=-1.5V，Imax=54mA;

模擬電源VDDA=1.8V，Imax=230mA；

數(shù)字電源VDD=1.8V，Imax=336mA。

3.小結(jié)

本文簡(jiǎn)單介紹了AD9129的基礎(chǔ)知識(shí)，包括芯片的重要特性，外部接口相關(guān)的信號(hào)特性等。下一篇我們重點(diǎn)介紹下項(xiàng)目中FPGA與AD9129互聯(lián)的原理圖設(shè)計(jì)，包括LVDS IO接口設(shè)計(jì)、時(shí)鐘電路以及供電設(shè)計(jì)。

審核編輯：劉清