?

系統(tǒng)時(shí)鐘優(yōu)化可以提升系統(tǒng)的性能，但也頗具挑戰(zhàn)性。為模數(shù)轉(zhuǎn)換器設(shè)計(jì)抖動(dòng)為350飛秒（fs）的編碼電路是相對(duì)容易的，但這是否能夠滿足當(dāng)今的高速需求？例如，測(cè)試AD9446-100¹（16 bit 100 MHz ADC）時(shí)，在Nyquist區(qū)使用100 MHz的采樣時(shí)鐘頻率，350 fs的抖動(dòng)將使信噪比（SNR）下降約3 dB。如果在第三Nyquist域中使用105 MHz的模擬輸入信號(hào)測(cè)試相同的設(shè)備，SNR下降可達(dá)10 dB。為了將時(shí)鐘抖動(dòng)減少到100 fs或更少，設(shè)計(jì)者需要理解時(shí)鐘抖動(dòng)來自哪里，以及ADC能夠允許多大的抖動(dòng)。如果在電路設(shè)計(jì)完成后才發(fā)現(xiàn)時(shí)鐘電路性能受抖動(dòng)的限制，并且在設(shè)計(jì)階段中本可以很容易地避免該問題發(fā)生，這時(shí)已經(jīng)太晚了。

在這里我們將討論相關(guān)的時(shí)鐘參數(shù)和方法以實(shí)現(xiàn)高速轉(zhuǎn)換器預(yù)期的性能，為此要用到一些技術(shù)訣竅和經(jīng)驗(yàn)。首先從典型的ADC時(shí)鐘方案開始，如圖1中所示，我們將焦點(diǎn)放在信號(hào)鏈路中每一級(jí)的可用于優(yōu)化時(shí)鐘的技術(shù)，并且指明一些應(yīng)避免使用的常用技術(shù)。

圖1. 典型的時(shí)鐘信號(hào)鏈路

什么是抖動(dòng)？?
抖動(dòng)是系統(tǒng)時(shí)鐘電路設(shè)計(jì)中最重要的參數(shù)，因此了解某些基礎(chǔ)知識(shí)并且理解術(shù)語的含義是十分重要的。許多技術(shù)文獻(xiàn)描述了關(guān)于抖動(dòng)的十分精確的數(shù)學(xué)模型，但是設(shè)計(jì)性能優(yōu)良的轉(zhuǎn)換器并非全部取決于精確的抖動(dòng)描述。設(shè)計(jì)人員必須理解抖動(dòng)如何進(jìn)入系統(tǒng)以及如何使抖動(dòng)的影響最小。

抖動(dòng)是時(shí)鐘邊沿的位置變化，這將產(chǎn)生定時(shí)誤差，直接導(dǎo)致轉(zhuǎn)換幅度精度的誤差（圖2a）。模擬輸入頻率的增加導(dǎo)致輸入信號(hào)的斜率增加，這將使轉(zhuǎn)換誤差放大（圖2b）。應(yīng)當(dāng)注意，轉(zhuǎn)換誤差的度量是相對(duì)的，10 bit器件0.5 LSB（最低有效位）的轉(zhuǎn)換誤差等效于16 bit器件32 LSB的誤差。這意味著隨著ADC分辨率和模擬輸入頻率的增加，抖動(dòng)變得更加引人注意。

圖2. 轉(zhuǎn)換誤差是時(shí)鐘抖動(dòng)和模擬輸入頻率的函數(shù)

直觀上看，它們之間的關(guān)系是非常明顯的，因此工程師可以通過分析ADC性能和編碼時(shí)鐘抖動(dòng)之間的關(guān)系，最終確定可接受的抖動(dòng)量。式1定義了理想ADC（具有無窮大分辨率）SNR（dB）與頻率的關(guān)系，而式2定義了N（10、12、14或16）bit理想ADC的SNR（dB）。

?（1） 參看圖3的斜線

?（2） 參看圖3的水平線

圖3是由這兩個(gè)公式畫出的曲線圖。用戶可以在曲線交點(diǎn)處確定給定模擬輸入信號(hào)頻率時(shí)可容忍的總時(shí)鐘抖動(dòng)量。在低頻下，精度受到轉(zhuǎn)換器分辨率的限制。然而，隨著輸入信號(hào)頻率的增加，在大于某個(gè)頻點(diǎn)之后，ADC的性能將受控于系統(tǒng)的總時(shí)鐘抖動(dòng)。位于該頻點(diǎn)左側(cè)的輸入信號(hào)頻率，無須考慮小抖動(dòng)的問題。

圖3. 理想ADC的SNR vs. 模擬輸入信號(hào)頻率和抖動(dòng)

然而，如果信號(hào)頻率在該頻點(diǎn)附近或者在其右側(cè)，則必須降低頻率或分辨率，或者必須提高抖動(dòng)指標(biāo)。因此，抖動(dòng)越大，SNR性能受控于時(shí)鐘系統(tǒng)抖動(dòng)的頻點(diǎn)就越低。

例如，如果使用具有350 fs抖動(dòng)的時(shí)鐘測(cè)試14 bit ADC，為了避免性能下降，輸入信號(hào)頻率必須低于35 MHz（14 bit水平線與350 fs斜線的交點(diǎn)）。如果抖動(dòng)為100 fs，則輸入信號(hào)頻率可以達(dá)到125 MHz。

實(shí)際上，當(dāng)模擬測(cè)試頻率接近交點(diǎn)時(shí)，使用該一階近似的簡(jiǎn)化模型便喪失了有效性。為了全面地理解時(shí)鐘抖動(dòng)對(duì)ADC性能的影響，除了分辨率以外，還要考慮量化噪聲和模擬輸入幅度（式3，基于參考文獻(xiàn)9）。

?（3）

其中?
SNR=信噪比（dB）?
fa=滿刻度正弦波的模擬輸入頻率?
tj rms=內(nèi)部ADC抖動(dòng)和外部時(shí)鐘抖動(dòng)的組合rms抖動(dòng)?
ε=ADC的平均差分非線性（DNL）（LSB）?
N=ADC的分辨率（bit）?
V_{NOISE rms}=ADC的有效輸入噪聲?
如果tj rms=0，ε=0并且V_{NOISE rms}=0，則上面的公式變?yōu)槲覀兯煜さ?
SNR=6.02N+1.76dB

例如，假設(shè)ADC具有0.5 LSB的量化噪聲，并且在測(cè)試時(shí)模擬輸入幅度比滿刻度低0.5 dB。圖4結(jié)合了式2和式3，相比于簡(jiǎn)化模型，編碼時(shí)鐘抖動(dòng)將在更低的頻率處影響SNR性能。

圖4. SNR是模擬輸入頻率、時(shí)鐘抖動(dòng)和量化噪聲的函數(shù)

前面的示例中，模擬輸入信號(hào)頻率接近35 MHz時(shí)，具有350 fs抖動(dòng)的時(shí)鐘不會(huì)影響14 bit ADC的SNR。但是在考慮量化噪聲、輸入信號(hào)頻率和輸入幅度的影響后，10 MHz的信號(hào)頻率就應(yīng)被注意。同樣地，抖動(dòng)為100 fs的時(shí)鐘會(huì)在低于100 MHz的頻率下引起SNR的下降。

消除抖動(dòng)?
在回顧有關(guān)抖動(dòng)的基礎(chǔ)知識(shí)之后，我們將考慮抖動(dòng)的源。能夠使得ADC時(shí)鐘沿變換的任何因素都將引入或影響抖動(dòng)。這些因素包括串?dāng)_、EMI（電磁干擾）、地效應(yīng)和電源噪聲。

串?dāng)_引起的抖動(dòng)可以出現(xiàn)在任意兩條相鄰的走線上。如果一條走線承載信號(hào)，而附近的平行走線承載變化的電流，則信號(hào)走線中會(huì)感生電壓。如果該信號(hào)是時(shí)鐘信號(hào)，則時(shí)鐘邊沿發(fā)生點(diǎn)的時(shí)刻將發(fā)生變化。

EMI輻射引發(fā)敏感信號(hào)走線上的抖動(dòng)。EMI由開關(guān)電源、高壓輸電線、RF信號(hào)和其他類似的源產(chǎn)生。與串?dāng)_類似，EMI通過電磁耦合調(diào)整了信號(hào)或時(shí)鐘的時(shí)序。

圖5說明了電磁干擾對(duì)SNR的影響。藍(lán)色曲線表示AD9446基線SNR vs. 頻率的關(guān)系，其中AD9446使用外部時(shí)鐘和線性電源。時(shí)鐘未以任何方式連接到評(píng)估板。紅色曲線給出了將相同的時(shí)鐘電路固定或焊接到評(píng)估板后出現(xiàn)的性能下降，其中時(shí)鐘電路由開關(guān)電源供電。綠色曲線給出了，如果對(duì)電源噪聲進(jìn)行濾波，則可以顯著改善轉(zhuǎn)換器的性能。

圖5. 轉(zhuǎn)換器性能 vs. 振蕩器電源配置和頻率

由開關(guān)電流或者不適當(dāng)?shù)慕拥匾鸬牡貜椧部赡軒矶秳?dòng)。當(dāng)許多門電路同時(shí)切換時(shí)，開關(guān)電流會(huì)變大。這可能在電源平面和地平面上產(chǎn)生電流尖峰，使時(shí)鐘電路的閾值電壓或模擬輸入信號(hào)的電平移位。例如：?
考慮PCB走線和接收門電路的輸入端，門電路輸出會(huì)具有10 pF的負(fù)載。當(dāng)門電路切換時(shí)，10 mA的動(dòng)態(tài)電流流入或流出每個(gè)輸出端。[10 mA得自10 pF×1 V/ns，即CMOS門電路的典型擺率（I=C?dV/dt）。] 因此，如果12個(gè)門電路同時(shí)切換，則動(dòng)態(tài)電流可能累積達(dá)到120 mA。這將需要電源引腳提供很大的電流尖峰，而其中一個(gè)引腳是接地的。由引線電阻引起的瞬時(shí)壓降（跳動(dòng)）將影響所有以該引線作為參考地的電路。

為了減少這些源引起的抖動(dòng)，應(yīng)使用良好的布線和適當(dāng)?shù)碾娐凡季帧Ｖ匾囊稽c(diǎn)是將模擬電路和數(shù)字電路限制在其各自的區(qū)域中。為確保良好的隔離，每個(gè)電路層都應(yīng)遵循該原則。理解回流如何相對(duì)于源來流動(dòng)以及如何避免模擬和數(shù)字電路之間的越界或交叉是十分重要的。總而言之，必須使敏感的模擬輸入和時(shí)鐘走線遠(yuǎn)離其他電路和走線，以免受到這些電路和走線的影響。

改善抖動(dòng)意味著改善擺率?
前面已討論了抖動(dòng)的基礎(chǔ)知識(shí)及其可能帶來的影響，現(xiàn)在的問題是：如何改進(jìn)系統(tǒng)時(shí)鐘或時(shí)鐘電路以減少抖動(dòng)？

回顧之前的討論，當(dāng)抖動(dòng)出現(xiàn)在轉(zhuǎn)換過程或者時(shí)鐘的閾值周期中時(shí)，抖動(dòng)或噪聲僅能破壞ADC的時(shí)序，如圖6中所示。通過增加擺率使該邊沿（并且因此使閾值周期）更快，將會(huì)使閾值周期中可能出現(xiàn)噪聲的時(shí)間量變小，并使引入系統(tǒng)中的rms（均方根）抖動(dòng)量變小。

圖6. 差分時(shí)鐘的閾值/轉(zhuǎn)換區(qū)域的放大示圖

應(yīng)當(dāng)注意，擺率的增加不會(huì)影響原始信號(hào)質(zhì)量，僅會(huì)影響通過閾值區(qū)域的轉(zhuǎn)換時(shí)間。為了證實(shí)這一點(diǎn)，參考圖2b。應(yīng)當(dāng)注意，信號(hào)擺動(dòng)越快，在轉(zhuǎn)換區(qū)域中花費(fèi)的時(shí)間就越少。圖7說明了抖動(dòng)和擺率之間成反比。與前面的示例結(jié)合考慮，對(duì)于12 bit ADC，輸入信號(hào)為70 MHz時(shí)抖動(dòng)最少為100 fs rms，對(duì)應(yīng)擺率為1V/ns。

圖7. RMS抖動(dòng) vs. 擺率

因此，使抖動(dòng)最小意味著提高時(shí)鐘邊沿的擺率。一種實(shí)現(xiàn)方法是改進(jìn)時(shí)鐘源。圖8在模擬輸入頻率范圍上比較了用作ADI最高性能ADC（16 bit 80 MSPS AD9446）時(shí)鐘源的多個(gè)不同的商用振蕩器。

圖8. 振蕩器的選擇影響AD9446-80的性能

典型地，通用高性能時(shí)鐘振蕩器用于評(píng)估Analog Devices ADC實(shí)現(xiàn)的基線性能（藍(lán)色線）。并非所有該高速轉(zhuǎn)換器的用戶均能夠承受高性能溫控低抖動(dòng)振蕩器所需的成本和空間，但是有些低成本振蕩器即使在較高的模擬輸入頻率下也能夠獲得可接受的性能。圖8示出了一些成本可接受的器件的性能。

重要的是，由于振蕩器的銷售商不會(huì)使用相同的方法描述或測(cè)量抖動(dòng)，因此在選擇商用振蕩器時(shí)應(yīng)格外注意。確定哪種振蕩器最適用于具體應(yīng)用的實(shí)用方法是，直接在系統(tǒng)中使用數(shù)種振蕩器并對(duì)其進(jìn)行測(cè)試。這可以對(duì)性能進(jìn)行預(yù)測(cè)（假設(shè)振蕩器銷售商保持合理的質(zhì)量控制標(biāo)準(zhǔn)）。更好的方法是聯(lián)系振蕩器的制造商以獲得抖動(dòng)或相位噪聲數(shù)據(jù)，并且獲得有關(guān)如何最佳地連接該器件的建議。不正確地連接振蕩器可能會(huì)使轉(zhuǎn)換器的無雜散動(dòng)態(tài)范圍（SFDR）惡化。

進(jìn)一步的改進(jìn)?
如果價(jià)格和性能雙優(yōu)的振蕩器仍不足以滿足要求，可以考慮使用分頻和/或?yàn)V波。式4描述了正弦波振蕩器的輸出：

?（4）

兩個(gè)參數(shù)將影響擺率，即信號(hào)頻率（f）和幅度（A）。任一參數(shù)的增加都將使擺率增加并且將系統(tǒng)時(shí)鐘抖動(dòng)減少到更加理想的數(shù)值。通常增加時(shí)鐘頻率更加容易，我們可以使用時(shí)鐘分配電路產(chǎn)生所需的轉(zhuǎn)換器時(shí)鐘速率，并且將其饋送到系統(tǒng)時(shí)鐘樹的其他部分。

分頻器在電路元件和電源需求方面將增加成本，并且還將增加抖動(dòng)。添加到時(shí)鐘信號(hào)鏈路的每個(gè)有源元件都將增加總抖動(dòng)。

?（5）

在使用分頻器時(shí)，必須考慮所有相關(guān)的參數(shù)。ADI的典型分頻器產(chǎn)品是AD951x系列，僅使抖動(dòng)增加約250 fs。除了內(nèi)建的分頻功能以外，AD951x還擁有諸如時(shí)鐘分配和占空比控制的功能。

值得注意的是，盡管時(shí)鐘分頻器增加了總的抖動(dòng)，但是由于其使頻率降低，因此它們的輸出抖動(dòng)在輸出周期中僅占很少的部分，并且引入更小的誤差。例如，如果鏈路中100 MHz的時(shí)鐘源和其他部件貢獻(xiàn)了800 fs的抖動(dòng)（約為10 ns周期的12.5%），如果時(shí)鐘分頻器將頻率降低到10 MHz，此時(shí)分頻器引入250 fs的抖動(dòng)，所得到的總抖動(dòng)為840 fs，小于100 ns輸出周期的1%。

由式5可看出，最大的抖動(dòng)貢獻(xiàn)者確定總抖動(dòng)，因此時(shí)鐘源的最大抖動(dòng)不應(yīng)超過最大抖動(dòng)貢獻(xiàn)者的三分之一，但是沒有必要比其少很多。實(shí)際的選擇取決于應(yīng)用的性能要求，諸如給定頻率范圍上的SNR、所使用的系統(tǒng)元件的特性以及尺寸和成本的限制。

減少相位噪聲?
如式5指出的，總抖動(dòng)是來自時(shí)鐘電路的抖動(dòng)以及時(shí)鐘源和其他插入元件抖動(dòng)的平方和的平方根（RSS）。因此，如果分頻器電路由噪聲特別大的時(shí)鐘源驅(qū)動(dòng)，由于式5主要由最大的抖動(dòng)項(xiàng)確定，因此分頻器電路的作用不會(huì)體現(xiàn)出來。在該情況下，可以考慮在時(shí)鐘源和分頻電路之間使用無源窄帶濾波器。

為了說明濾波的優(yōu)點(diǎn)，考慮具有800 fs抖動(dòng)的時(shí)鐘源。如果時(shí)鐘分頻電路放置在時(shí)鐘源和轉(zhuǎn)換器之間，即使分頻電路性能很好，抖動(dòng)也僅能減少到約500 fs。但如果在時(shí)鐘源和分頻電路之間放置5% LC帶通濾波器，就可以將抖動(dòng)減少到250 fs（參看圖9）。

圖9. 利用時(shí)鐘分頻和濾波減少抖動(dòng)

為了理解濾波器如何改善正弦時(shí)鐘源的抖動(dòng)，可以在頻域中來探討抖動(dòng)并利用相位噪聲圖估計(jì)抖動(dòng)值。盡管計(jì)算過程是簡(jiǎn)單的，并且提供了很好的比較方法，但是其并未考慮諸如擺率的非線性因素。因此，該模型所預(yù)測(cè)的抖動(dòng)常常比實(shí)際抖動(dòng)大。

如圖10所示，將相位噪聲圖劃分為數(shù)個(gè)頻率區(qū)域，并且對(duì)每個(gè)區(qū)域的噪聲功率進(jìn)行積分。這可以確定每個(gè)區(qū)域貢獻(xiàn)的抖動(dòng)以及時(shí)鐘源的總抖動(dòng)（通過RSS求和）。這些公式中，f₀是載波頻率。由于圖10中的相噪圖為兩個(gè)邊帶之一，因此總體相位噪聲應(yīng)乘以。

圖10. 利用相位噪聲計(jì)算抖動(dòng)

考慮具有800 fs抖動(dòng)的時(shí)鐘源。繪制該時(shí)鐘源的相位噪聲圖（圖11），這樣可以容易地確定大的抖動(dòng)來自頻域中哪個(gè)位置。在800 fs抖動(dòng)的時(shí)鐘源的情況中，可以看到頻譜中抖動(dòng)的主要部分位于寬帶。因此，采樣系統(tǒng)中減少寬帶噪聲是極為重要的。

圖11a. 800 fs時(shí)鐘源的相位噪聲圖線

圖11b. 使用具有5%通帶的帶通LC多極點(diǎn)濾波器的800 fs時(shí)鐘源的相位噪聲

在時(shí)鐘源的輸出端處使用簡(jiǎn)單的具有5%通帶（5% LCBP）的帶通LC多極點(diǎn)濾波器，可以極大地改善性能，如圖11b中所示。應(yīng)當(dāng)注意，抖動(dòng)性能從800 fs改善為小于300 fs。這對(duì)應(yīng)于超過12 dB SNR的改善。

5% LCBP濾波器是易于實(shí)現(xiàn)的，但是體積較大并且比較昂貴。替代方案是使用晶體型濾波器。圖12示出了相位噪聲從800 fs改善為小于100 fs。與5% LCBP濾波器12dB SNR的改善相比，又增加了3dB，達(dá)到了15dB。

圖12. 使用晶體濾波器的800 fs時(shí)鐘源的相位噪聲

為了證實(shí)將晶體濾波器與噪聲源級(jí)聯(lián)的效果，進(jìn)行一個(gè)實(shí)驗(yàn)，使用benchtop脈沖發(fā)生器為16 bit 100 MHz ADC AD9446-100提供時(shí)鐘。在未進(jìn)行濾波的情況下，發(fā)生器呈現(xiàn)出大于4 ps的抖動(dòng)，導(dǎo)致SNR下降超過30 dB。在使用晶體濾波器的情況下，得到的抖動(dòng)接近50 fs，改善后的 SNR接近于技術(shù)資料中的SNR典型值。

圖13. 晶體濾波器是有幫助的-即使存在噪聲源

晶體濾波器利用其非常窄的通帶區(qū)域（通常小于1%）可以將來自許多源的抖動(dòng)減少到小于100 fs，但是它們也增加了成本，而其體積也大于有源濾波器。還應(yīng)當(dāng)注意，晶體濾波器具有5 dBm~10dBm的有限的輸入/輸出范圍。超過該范圍將導(dǎo)致失真，可能使ADC的SFDR下降。最后，某些晶體濾波器可能需要外部元件用于阻抗匹配。濾波器確實(shí)可以發(fā)揮作用，但是它們需要額外的元件、嚴(yán)格的匹配和額外的成本。

表1中概述了用于改善擺率的分頻器和濾波器解決方案。

表1. 分頻器和濾波器的trade-off概述

使用背對(duì)背Schottky二極管在信號(hào)進(jìn)入ADC時(shí)鐘輸入端時(shí)將信號(hào)箝位是明智的。這使得源幅度增加，因此增加了擺率，同時(shí)使得時(shí)鐘幅度與轉(zhuǎn)換器時(shí)鐘輸入電平兼容。

如果是小時(shí)鐘系統(tǒng)或者最后的電路級(jí)具有短的走線，可以結(jié)合箝位二極管使用變壓器。變壓器是無源的，不會(huì)將抖動(dòng)添加到整體時(shí)鐘信號(hào)中。變壓器還可以為振蕩器信號(hào)提供增益，增加式4中的A項(xiàng)（幅度）。最后，變壓器自身可提供通帶濾波。具有增益（阻抗比為1:2或1:4）的變壓器有較窄的帶寬，提供了更好的時(shí)鐘信號(hào)濾波。變壓器還可以將該單端信號(hào)轉(zhuǎn)換為差分信號(hào)，這在目前的ADC時(shí)鐘輸入接口中是常見的，也是強(qiáng)力推薦的。

應(yīng)當(dāng)注意，并非所有的二極管都能發(fā)揮良好的作用（圖14）。在相同的條件下進(jìn)行測(cè)量，其中基線是相對(duì)于所有其他二極管的性能最好的二極管的SNR曲線。應(yīng)當(dāng)仔細(xì)閱讀說明書并且特別注意動(dòng)態(tài)電阻和電容的參數(shù)。具有低R和C值的二極管可以加快箝位速度。

圖14. 箝位Schottky二極管的選擇影響AD9446-80的性能

這里將16 bit 80 MSPS ADC AD9446用作測(cè)試平臺(tái)；其中增加了時(shí)鐘源中的背對(duì)背二極管。圖15中示出了用于進(jìn)行評(píng)估的電路。

圖15. 測(cè)量圖14中數(shù)據(jù)的AD9446時(shí)鐘電路

在時(shí)鐘硬件接口中減少抖動(dòng)?
在與ADC的時(shí)鐘輸入引腳連接時(shí)，可以使用許多電路和解決方案。然而，式5提醒我們，信號(hào)鏈路中的每個(gè)有源元件（振蕩源、驅(qū)動(dòng)器或扇出門、分頻器等）將增加ADC的時(shí)鐘輸入引腳處的總抖動(dòng)量。圖16示出，增加兩個(gè)門（每個(gè)門貢獻(xiàn)700 fs的抖動(dòng)）到具有300 fs抖動(dòng)的時(shí)鐘源中，在140 MHz頻率下會(huì)使分辨率從約12 bit下降到小于10 bit。 在時(shí)鐘硬件接口中減少抖動(dòng)?
在與ADC的時(shí)鐘輸入引腳連接時(shí)，可以使用許多電路和解決方案。然而，式5提醒我們，信號(hào)鏈路中的每個(gè)有源元件（振蕩源、驅(qū)動(dòng)器或扇出門、分頻器等）將增加ADC的時(shí)鐘輸入引腳處的總抖動(dòng)量。圖16示出，增加兩個(gè)門（每個(gè)門貢獻(xiàn)700 fs的抖動(dòng)）到具有300 fs抖動(dòng)的時(shí)鐘源中，在140 MHz頻率下會(huì)使分辨率從約12 bit下降到小于10 bit。

圖16. 多個(gè)驅(qū)動(dòng)器門增加抖動(dòng)并且減小SNR

因此，使時(shí)鐘信號(hào)鏈路中的元件數(shù)目最小有助于降低總的RSS抖動(dòng)。

還應(yīng)當(dāng)注意所選擇的時(shí)鐘門的類型。如果希望在較高的模擬輸入頻率下獲得較好的性能，則簡(jiǎn)單的邏輯門可能不是最佳選擇。最好仔細(xì)閱讀候選器件的技術(shù)資料并理解相關(guān)的參數(shù)，如抖動(dòng)和偏移。當(dāng)這些器件與抖動(dòng)特別低的時(shí)鐘源一起工作時(shí)，這是非常重要的。例如，在圖17中，時(shí)鐘源A具有800 fs的抖動(dòng)，時(shí)鐘源B具有125 fs的抖動(dòng)。使用晶體濾波器可以將其抖動(dòng)分別減少到175 fs和60 fs。然而，分頻器（或者具有類似抖動(dòng)參數(shù)的門電路）可能使抖動(dòng)均增加到200 fs以上。這再次說明了在時(shí)鐘信號(hào)鏈路中正確選擇和放置時(shí)鐘驅(qū)動(dòng)器的重要性。

圖17. 門電路將增加抖動(dòng)

另一種常見方法，即使用FPGA，并不能實(shí)現(xiàn)技術(shù)資料上的性能。FPGA（其常具有提供分頻的數(shù)字時(shí)鐘管理器（DCM））可以用作一個(gè)靈活的門驅(qū)動(dòng)器。然而，如圖18所示，使用AD9446-80（80 MSPS ADC）進(jìn)行測(cè)試，該方法導(dǎo)致SNR顯著下降；例如，能夠?qū)崿F(xiàn)13 bit的ENOB。紅色曲線為使用高性能振蕩器時(shí)的基線SNR，綠色曲線示出了在相同的時(shí)鐘下，使用FPGA作為高性能振蕩器和轉(zhuǎn)換器之間的門驅(qū)動(dòng)器時(shí)獲得的性能與基線性能之間的差異。在40 MHz下，F(xiàn)PGA將SNR減少到52 dB（8.7 bit性能），而DCM貢獻(xiàn)了額外8 dB（1.3 bit）的SNR下降。SNR下降29 dB的性能差異是非常令人擔(dān)憂的，在使用式1計(jì)算時(shí)，意味著FPGA驅(qū)動(dòng)器門自身即可帶來約10 ps的抖動(dòng)。

圖18. FPGA門驅(qū)動(dòng)電路影響AD9446-80的性能

選擇最佳的時(shí)鐘驅(qū)動(dòng)器是困難的。表2給出了市售的多個(gè)驅(qū)動(dòng)器門所增加抖動(dòng)的大致比較結(jié)果。表格下方給出的建議有助于獲得優(yōu)良的ADC性能。

表2. 時(shí)鐘驅(qū)動(dòng)器門及其增加的抖動(dòng)

¹?制造商的說明書
²?基于ADC SNR的下降換算的值

結(jié)論?
為了實(shí)現(xiàn)轉(zhuǎn)換器的最佳性能，應(yīng)當(dāng)理解整個(gè)時(shí)鐘系統(tǒng)。對(duì)于具有非常高分辨率有抖動(dòng)限制的ADC或者“完美的”N bit ADC而言，圖3以及式1和2是分析其時(shí)鐘要求時(shí)非常有用的工具。如果模擬輸入頻率比圖3中的交點(diǎn)高，則必須考慮使用具有更少抖動(dòng)的時(shí)鐘源和相關(guān)電路。

可以通過許多方式降低系統(tǒng)時(shí)鐘電路的抖動(dòng)，包括改進(jìn)時(shí)鐘源、濾波和/或分頻，以及適當(dāng)?shù)剡x擇時(shí)鐘電路硬件。應(yīng)當(dāng)注意時(shí)鐘的擺率。這將確定在轉(zhuǎn)換過程中可能惡化轉(zhuǎn)換器性能的噪聲量。使該轉(zhuǎn)換時(shí)間最小可以改善轉(zhuǎn)換器的性能。

由于信號(hào)鏈路中的每個(gè)元件將增加總體抖動(dòng)，因此應(yīng)僅使用必要的電路驅(qū)動(dòng)和時(shí)鐘分配。最后，不要使用“廉價(jià)的”門，它們的性能可能是令人失望的。就象不可能指望價(jià)值$70000的汽車在使用$20的輪胎時(shí)獲得出眾的性能一樣。