平面互補(bǔ)場(chǎng)效應(yīng)晶體管工藝流程

典型的現(xiàn)代平面CMOS 邏輯芯片的結(jié)構(gòu)（以 45nm/28nm 節(jié)點(diǎn)為例）如圖所示。

?典型的襯底是p型硅或絕緣體上硅（SOI)，其直徑為 200mm 或300mm；在多層銅互連中，最上面兩層金屬較厚（常被用于制造電感或電容)，頂層的鋁層用于制造封裝用的鍵合焊盤。局部放大圖顯示了 MOS 場(chǎng)效應(yīng)晶體管的多晶硅和硅化物柵疊層、高K柵介質(zhì)、輕摻雜（LDD） 或源漏擴(kuò)展區(qū)、外延生長(zhǎng)應(yīng)變硅源漏等細(xì)節(jié)。

CMOS 場(chǎng)效應(yīng)晶體管（28nm 節(jié)點(diǎn)）的特征包括鈷或鎳硅化物多晶硅柵疊層、氮氧化硅或高k材料（氧化鉿）柵介質(zhì)、多層(Oxide-Nitride-Oxide, ONO）側(cè)墻、輕摻雜（LDD） 或源漏擴(kuò)展結(jié) (S/D Extension）和鎳硅化物 S/D 深結(jié)。

內(nèi)部核心邏輯電路的場(chǎng)效應(yīng)晶體管的典型工作電壓為 0.9~1.1V，溝道長(zhǎng)度為 30~40nm，柵介質(zhì)等效氧化硅厚度為 1.5~2nm， S/D 擴(kuò)展結(jié)厚度為 15~20nm。I/0 電路(連接外圍芯片的接口）場(chǎng)效應(yīng)晶體管的典型工作電壓是 1.5V、1.8V 和2.5V，相應(yīng)的溝道長(zhǎng)度為 100~200nm，柵介質(zhì)厚度為3~6nm，S/D 擴(kuò)展結(jié)厚度為 25~30nm。

核心邏輯電路較小的工作電壓是為了減小操作功耗。在 45nm/28nm CMOS節(jié)點(diǎn)都采用了溝道工程，通過沿場(chǎng)效應(yīng)晶體管溝道方向施加應(yīng)力來增強(qiáng)遷移率（如針對(duì) n-MOS 溝道中電子施加張應(yīng)力和針對(duì)p-MOS 溝道中空穴施加壓應(yīng)力)。 28nm CMOS 節(jié)點(diǎn)都采用了 SiGe 應(yīng)變硅外延 S/D?(用于p-MOS）和應(yīng)力記憶技術(shù)（用于n-MOS)。

在28nm/20nm 及以下的節(jié)點(diǎn)還采用了新的模塊技術(shù)，如新的高k介質(zhì)和金屬柵疊層，雙應(yīng)力 SiC 或?Si ?：P 外延與應(yīng)力記憶技術(shù)（用于n-MOS 源漏）。在16nm/ 14nm/10nm/7nm 及以下的更先進(jìn)節(jié)點(diǎn)，都采用子非平面溝道器件 FinFET。 現(xiàn)代平面 CMOS 場(chǎng)效應(yīng)晶體管和金屬互連的制造工藝流程如圖所示。

以平面 CMOS 28nm 節(jié)點(diǎn)為例，其制造工藝流程如下所述。

（1）形成淺槽隔離 STI，然后形成n阱區(qū)城（用于 pMos）和p阱區(qū)域（用于nMOS)，分別對(duì)阱區(qū)域進(jìn)行選擇性注入摻雜。

（2）生長(zhǎng)n-MOS?和?p-MOS 柵氧化層，形成多晶柵疊層和圖形化，再氧化以保護(hù)多晶柵疊層的邊緣，然后形成補(bǔ)償側(cè)墻來調(diào)整 n/p MOS LDD 的位置。

（3）形成鍺硅（SiGe）外延p-MOS 的源漏；再形成n-MOS 的源漏，并進(jìn)行應(yīng)力記憶技術(shù)和源漏注入摻雜。

（4) ? 形成鎳硅化物，沉積層間介質(zhì)層 （ILD）后，通過圖形化，刻蝕和鎢栓塞（W-Plug）填充形成接觸孔。至此，n-MOS 和 p-MOS 晶體管己經(jīng)形成。

（5） 通過單鑲嵌技術(shù)形成第一層銅 M1，其他的互連通過雙鑲嵌技術(shù)來實(shí)現(xiàn)。通過重復(fù)雙鑲嵌技術(shù)實(shí)現(xiàn)多層互連。最頂層的兩個(gè)金屬層和鋁層用于制造無源器件和鍵合焊盤。 ?

在圖2所示的工藝流程中，步驟 1至步驟7統(tǒng)稱為前段工藝（FEOL)，步驟8和步驟9統(tǒng)稱為后段工藝 (BEOL)。

審核編輯：劉清