如何為我的MAX1470應用選擇正確的晶體?

關鍵是要找出在你的電路板上XTAL1和XTAL2之間存在多大的電容，選擇一個設計為在此電容值下振蕩的晶體。例如，MAX1470評估板上XTAL1與XTAL2之間存在大約5pF的電容。因此，如果使用一個設計為與5pF負載發生振蕩的晶體，就不需要再使用額外的電容，此時可以將串連電容“短路”掉。如果使用的晶體是設計為與更高的負載電容發生振蕩的，晶體將在更高的頻率上發生振蕩，這時需要一個額外的電容將晶體拉到正確的頻率上。通常，并聯電容用來把晶體拉到較低的振蕩頻率上，串聯電容用來把它拉高。總之，最好的測試方法是用頻譜分析儀監視IF頻率(在濾波器之后)。IF相對10.7MHz偏移的量將決定要增加多少電容，注意增加的電容將影響“冷”啟動時間和關閉狀態下的電流。請參考應用筆記："如何為MAX1470超外差接收機選擇石英晶體振蕩器。"

ESR最大不超過70的要求對MAX1470晶體有多重要？我試圖在短時間內得到一些樣品而我找到的信號源給出的ESR不小于150。這樣能工作嗎？

設計控制環路就是用來容忍如此高的ESR。高ESR會(稍微地)增加電流消耗和“冷”啟動時間(MAX1470不存在這個問題，因為它的振蕩器電路即使在關閉模式下也是一直工作的)。根據上述內容，從長遠來看較低的ESR更合適。

我有一個基于TDA的設計，我想把它換成MAX1470。可以提供些幫助嗎？

請參考應用筆記："如何將現的TDA5200或者TDA5201設計修改為MAX1470超外差接收機。"

數據中給出的MAX1470開啟時間為250μsec。這些時間里都包括什么？

250μsec的開啟時間是從PWRDN信號正邊沿到有效數據之間的時間，電源周期約為100msec。這一時間不受最小靈敏度的影響而且包括了PLL的鎖定時間。PLL的鎖定時間實際上超過了100μsec的范圍。應該注意到從“冷”狀態進入工作狀態的啟動時間可能達到10ms。這是由晶體的啟動時間和它可能具有牽引電容造成的。這也是在PWRDN狀態下仍然使晶體保持工作狀態的主要原因。

這段時間確實不包括基帶電路對數據進行限幅的時間。基帶電路所需的時間依賴于時間常數和電源的周期頻率。當MAX1470在PWRDN模式下時，數據限幅器輸入與R1和C4斷開以防止電容放電。如果多次啟動之間的時間間隔較長，電容將會放電從而增加啟動時間。

PWRDN引腳(引腳27)具有內部的上拉或者下拉電路嗎？

就關閉引腳來說，沒有內部上拉或下拉電路。因此，建議在外部使用這種電路以便在高阻抗的情況下進行控制。記住要用取值較大的元件，這樣可以減小電流。

在典型的應用電路中，諧振回路在315MHz頻率時元件取值為27nH和4.7pF。簡單的計算就可以發現對于在315MHz發生諧振來說這些元件的取值應該再高一些。這是怎么回事？

非常正確。我們的計算中考慮到了5nH的寄生電感和4.0pF的寄生電容。這些數值是從Maxim評估板上得到的，它們肯定是與電路板布局有關的。

在不同的頻率下LNA的輸入阻抗是多少？數據資料中列出在315MHz下為50-j200。

LNA輸入可以以一個2.5pF電容與50電阻串聯的模型表示。因此，433MHz下s11的值為50-j145。

不使用晶體，用我自己的信號發生器產生的OSC從哪個引腳輸入？

引腳28 (XTAL2)。需要使用1nF的阻塞電容。還要用另一個1nF電容在引腳1 (XTAL1)和GND之間產生AC短路。

給出的MAX1470關閉狀態電源電流為1.25μA。這里面都包括些什么？

1.25μA的電流包括晶體電流，但是不包括任何附加牽引電容的電流。晶體牽引將增加電源電流。見圖1。

圖1.

MAX1470數據濾波器和數據限幅器電路對于具有變化DC偏置的PWM類型信號是否能很好的工作，它是否更適合于沒有DC偏置的曼徹斯特編碼？

根據這種電路典型的結構，它更適合于無DC偏置的信號。這并不是說這款IC不能用于具有變化DC偏置的信號，此時可能需要重新設置限幅門限。

我遇到的一個問題是，在沒有rx信號時，數據限幅器將噪聲與噪聲進行比較并且產生假的輸出。有沒有辦法抑制這一噪聲?

不幸的是，這是一種正常的現象。你可以通過在引腳20增加一個上拉電阻給限幅器加上一個偏置。但這將降低靈敏度。另一種解決辦法是在發射機端給信號加上前同步，這樣接收機就能區分出信號和噪聲。你的微處理器可以周期地對接收機輸出進行采樣以檢查是否為有效信號。