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• FPGA開源項目：UDP千兆以太網(wǎng)光通信

  接口選擇 Internal ，因為該IP核通過GMII接口與“1G/2.5G Ethernet PCS/PMA or SGMII”通信，不需要產(chǎn)生外部物理接口...

  2492次閱讀 · 0評論 FPGA以太網(wǎng)MacUDP光通信
  

• Achronix的FPGA有哪方面的優(yōu)勢？

  Achronix的Speedster7t支持PCIe Gen5和112G Serdes，而AMD的高端系列Virtex Ultrascale+也僅僅支持到PCIe Gen4，也只在最高端的FPGA中支持到58Gb的GTM，大多數(shù)Virtex Ultrascale+僅僅支持32.75Gb的GTY。...

  345次閱讀 · 0評論 FPGAamdRAMintelAchronix
  

• FPGA集成技術(shù)的創(chuàng)新之路

  為什么CPU很早就集成了緩存和主內(nèi)存控制器（DDR或HBM）、PCI-Express外圍設(shè)備和以太網(wǎng)網(wǎng)絡(luò)接口的層次結(jié)構(gòu)，并逐漸從服務(wù)器主板轉(zhuǎn)移到裸片上。...

  539次閱讀 · 0評論 FPGAasiccpusoc可編程邏輯器件

• AMD推出全新Spartan UltraScale+ FPGA系列

  AMD 已經(jīng)擁有 Zynq UltraScale+ 和 Artix UltraScale+ 系列，而 Spartan UltraScale+ FPGA 系列的推出使其不斷現(xiàn)代化。...

  402次閱讀 · 0評論 FPGAamd
  

• FPGA設(shè)計需要掌握的四大核心要點

  CPU core:分為2種，軟core和硬core.軟core是用邏輯代碼寫的CPU模塊，可以在任何資源足夠的FPGA中實現(xiàn)，使用非常靈活。而且在大容量的FPGA中還可以集成多個軟core,實現(xiàn)多核并行處理。...

  930次閱讀 · 0評論 dspFPGAcpuD觸發(fā)器
  

• FPGA實現(xiàn)雙調(diào)排序算法的探索與實踐

  雙調(diào)排序（BitonicSort）是數(shù)據(jù)獨立（Data-independent）的排序算法，即比較順序與數(shù)據(jù)無關(guān)，特別適合并行執(zhí)行。在了解雙調(diào)排序算法之前，我們先來看看什么是雙調(diào)序列。...

  660次閱讀 · 0評論 FPGA算法
  

• 深度解析軟鏡內(nèi)窺鏡中FPGA技術(shù)應(yīng)用

  這是一款入門級別的軟鏡內(nèi)窺鏡，采OVM6946+OV426方案實現(xiàn)，其中鏡頭部分長度為1.5m，USB信號線部分為1.5m，合計約3米。...

  1586次閱讀 · 0評論 FPGAusb內(nèi)窺鏡
  

• 基于FPGA的高效乘法器

  乘數(shù)為1時需要左移的位數(shù)與數(shù)據(jù)位的權(quán)重其實有關(guān)，但是FPGA實現(xiàn)這樣的運算并不算特別簡單，還能不能簡化？...

  1000次閱讀 · 0評論 FPGA寄存器乘法器
  

• 為什么對FPGA軟件進行測評？

  FPGA軟件包含進行設(shè)計而產(chǎn)生的程序、文檔和數(shù)據(jù)，同時包含與之相關(guān)的軟件特性和硬件特性。FPGA軟件測試需要考慮軟件代碼正確性、軟硬件接口協(xié)調(diào)性、時序性等方面的全面覆蓋。...

  744次閱讀 · 0評論 FPGA軟件測試

• VHDL語言快速入門指南

  HDL（VHSIC Hardware Description Language）是一種硬件描述語言，主要用于描述數(shù)字電路和系統(tǒng)的結(jié)構(gòu)、行為和功能。它是一種用于硬件設(shè)計的標準化語言，能夠幫助工程師們更好地描述和設(shè)計數(shù)字電路，并且廣泛應(yīng)用于FPGA和ASIC設(shè)計中。...

  2926次閱讀 · 0評論 FPGAasicvhdl時序邏輯時鐘信號
  

• FPGA驅(qū)動下的視頻圖像拼接融合技術(shù)革新

  視頻流的每個單獨幀將具有對應(yīng)于紅色、綠色和藍色的三個通道。視頻幀中的顏色信息不會增強特征檢測。此外，與單通道 8 位圖像相比，3 通道 8 位圖像的計算需要更多時間。...

  666次閱讀 · 0評論 FPGA存儲器視頻圖像算法相機傳感器
  

• FPGA時鐘約束余量超差問題的解決方案

  就是看看超差的那個線路，增加一些中間寄存器，或者使用流水線技術(shù)，就是將組合邏輯和時序邏輯分開，大的時序邏輯，盡量優(yōu)化成由很多小的時序邏輯組成一個大的時序邏輯。...

  736次閱讀 · 0評論 FPGA寄存器時序邏輯時鐘約束
  

• 電遷移導(dǎo)致半導(dǎo)體失效的機理探討

  SRAM工藝的處理器是通過CMOS內(nèi)部管道切換的方式工作，其產(chǎn)品處理速度較高，被眾多用戶接受。但是，CMOS工藝有一個致命缺陷，由于工藝原因，伴隨CMOS工藝制成芯片產(chǎn)生米勒效應(yīng)極其容易受到外界干擾，產(chǎn)生翻轉(zhuǎn)。...

  642次閱讀 · 0評論 處理器FPGACMOSsram
  

• 7系列FPGA中的POST_CRC錯誤檢測與恢復(fù)策略

  FPGA 在比特流被加載時計算 CRC 值，然后該值與在比特流加載結(jié)束時預(yù)期的 CRC 值進行比較。如果兩個值匹配，則FPGA 成功加載。...

  877次閱讀 · 0評論 FPGA寄存器存儲器crc
  

• 基于微軟數(shù)據(jù)中心的FPGA講解分析

  FPGA 和 GPU 最大的區(qū)別在于體系結(jié)構(gòu)，F(xiàn)PGA 更適合做需要低延遲的流式處理，GPU 更適合做大批量同構(gòu)數(shù)據(jù)的處理。...

  675次閱讀 · 0評論 FPGA神經(jīng)網(wǎng)絡(luò)云計算數(shù)據(jù)中心PCIe
  

• FPGA-Based DPU網(wǎng)卡的發(fā)展和應(yīng)用

  采用單芯片的SoC形態(tài)，兼顧性能和功耗。FPGA-Based DPU在硬件設(shè)計上的挑戰(zhàn)主要來自芯片面積和功耗。...

  2112次閱讀 · 0評論 fpgaDPUPCIe網(wǎng)絡(luò)適配器
  

• FPGA與GPU在神經(jīng)網(wǎng)絡(luò)構(gòu)建中的對比研究

  嵌入式工程師常見的情況是在硬件加速器（如FPGA）和主機CPU之間建立通信。這項工作因其繁瑣和容易出錯而臭名昭著。...

  777次閱讀 · 0評論 fpgacpu神經(jīng)網(wǎng)絡(luò)gpupython
  

• FPGA系統(tǒng)規(guī)劃的簡化流程

  數(shù)據(jù)接口的同步在 FPGA/CPLD 設(shè)計中一個常見問題。很多設(shè)計工作不穩(wěn)定都是源于數(shù)據(jù)接口的同步問題。...

  588次閱讀 · 0評論 fpgacpld寄存器HDLC語言
  

• 自動化構(gòu)建環(huán)境在FPGA設(shè)計中的應(yīng)用

  為了加快實現(xiàn) FPGA 構(gòu)建環(huán)境的自動化（如用于持續(xù)集成 (CI)），并確保在開發(fā)與生命周期后期階段完整重現(xiàn)設(shè)計結(jié)果，Missing Link Electronics 團隊已整合出一套腳本。...

  433次閱讀 · 0評論 fpgaHDLTCLVivadoGitHub
  

• AND電路應(yīng)用電路圖分析

  在這個串聯(lián)電路中，如果兩個開關(guān)都為開狀態(tài)，則LED點亮；如果任何一個開關(guān)為關(guān)狀態(tài)，則LED熄滅。基本邏輯電路也稱作門電路，可以通過單個輸入來固定輸出，或反映輸出。...

  3736次閱讀 · 0評論 led二極管電路圖串聯(lián)電路and
  
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