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Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷(xiāo)售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
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Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載40:Spartan
最大化【Package Pins】,如圖10-45 所示, 和按鈕配合,完成對(duì)器件引腳的排序,如圖中我們將所有VREF 引腳排在一起,選中所有VREF ...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載39:Spartan
下面通過(guò)一個(gè)簡(jiǎn)單的實(shí)例介紹如何創(chuàng)建PlanAhead項(xiàng)目,進(jìn)行I/O規(guī)劃。
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載38:Spartan
PlanAhead允許導(dǎo)入多種不同類(lèi)型的源文件,包括HDL和NGC核。在RTL編輯器中可以打開(kāi)、編輯、開(kāi)發(fā)RTL源文件。下面我們介紹【Sources】源...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載37:Spartan
這里介紹如何用PlanAhead進(jìn)行RTL代碼開(kāi)發(fā)與分析。需要說(shuō)明一點(diǎn),本章所用的所有實(shí)例都可以在PlanAhead的安裝目錄E:\Xilinx\11....
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載36:Spartan
PlanAhead工具是Xilinx提供的一個(gè)集成的、可視化的FPGA設(shè)計(jì)工具,它可以被應(yīng)用于FPGA設(shè)計(jì)過(guò)程中的不同階段,常見(jiàn)的應(yīng)用包括用PlanAh...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載34:Spartan
ChipScope Pro內(nèi)核插入器的文件后綴名為cdc。在ISE工程中可以創(chuàng)建一個(gè)新的cdc程序,也可以在實(shí)現(xiàn)流程中激活內(nèi)核插入器。
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載35:Spartan
ChipScope Pro 分析工具(Analyzer tool)直接與ICON、ILA、IBA、VIO及IBERT核相連,用戶(hù)可以實(shí)時(shí)地創(chuàng)建或修改觸發(fā)條件。
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載33:Spartan
下面通過(guò)一個(gè)簡(jiǎn)單8位計(jì)數(shù)器的例子,了解如何在工程中添加ChipScope Pro內(nèi)核生成器的各個(gè)IP核,對(duì)FPGA內(nèi)部節(jié)點(diǎn)和邏輯進(jìn)行觀測(cè)。在該實(shí)例中,我...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載32:Spartan
雙擊【Xilinx Core Generator】,打開(kāi)現(xiàn)有的IP核工程項(xiàng)目或者創(chuàng)建一個(gè)新的IP核工程。
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載31:Spartan
雙擊【Xilinx Core Generator】,打開(kāi)現(xiàn)有的IP核工程項(xiàng)目或者創(chuàng)建一個(gè)新的IP核工程。【View by function】→【Debu...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載30:Spartan
Xilinx針對(duì)不同類(lèi)型的調(diào)試IP核,提供了不同的核生成器。本節(jié)重點(diǎn)介紹Xilinx Core Generator Tool(Xilinx IP核生成器...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載29:Spartan
ChipScope Pro 提供了多種不同功能的調(diào)試內(nèi)核,通常分成三類(lèi):邏輯調(diào)試內(nèi)核、誤比特率測(cè)試核和集成總線分析核。用戶(hù)根據(jù)系統(tǒng)的調(diào)試要求,應(yīng)用不同的...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載28:Spartan
FPGA和PCB設(shè)計(jì)人員保留一定數(shù)量FPGA引腳作為測(cè)試引腳,F(xiàn)PGA設(shè)計(jì)者在編寫(xiě)FPGA代碼時(shí),將需要觀察的FPGA內(nèi)部信號(hào)定義為模塊的輸出,在綜合實(shí)...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載41:Spartan
設(shè)計(jì)者可以在【Clock Regions】窗口、【I/O Ports】窗口或者【Package Pins】窗口選擇一個(gè)或多個(gè)對(duì)象,或者單擊按鈕取消所有選...
賽靈思(Xilinx)FPGA用戶(hù)約束文件的分類(lèi)和語(yǔ)法說(shuō)明
FPGA設(shè)計(jì)中的約束文件有3類(lèi):用戶(hù)設(shè)計(jì)文件(.UCF文件)、網(wǎng)表約束文件(.NCF文件)以及物理約束文件(.PCF文件),可以完成時(shí)序約束、管腳約束以...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載45:Spartan
本節(jié)將簡(jiǎn)單介紹在PlanAhead工具中如何應(yīng)用ChipScope核和分析工具進(jìn)行邏輯調(diào)試與驗(yàn)證。先通過(guò)一個(gè)向?qū)hipScope核插入設(shè)計(jì)中,選擇待...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載44:Spartan
FloorPlanning 工具是PlanAhead 的一個(gè)組成部分,用它可以對(duì)FPGA 設(shè)計(jì)進(jìn)行分析,首先找到設(shè)計(jì)中的時(shí)序問(wèn)題或者擁塞的問(wèn)題,然后再通...
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載43:Spartan
在ISE 中可以進(jìn)行時(shí)序分析,在PlanAhead 中同樣也可以進(jìn)行時(shí)序分析。下面介紹用PlanAhead 進(jìn)行時(shí)序分析的步驟。
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載42:Spartan
可以將綜合后網(wǎng)表文件導(dǎo)入PlanAhead,然后在PlanAhead 中完成關(guān)鍵時(shí)鐘,以及相關(guān)聯(lián)的I/O 端口的分配。
Xilinx可編程邏輯器件設(shè)計(jì)與開(kāi)發(fā)(基礎(chǔ)篇)連載46:Spartan
我們知道,PicoBlaze微控制器只提供一個(gè)中斷輸入口,如果設(shè)計(jì)中需要多個(gè)中斷,可以在FPGA中用邏輯實(shí)現(xiàn)。
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