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clk是高電平有效還是低電平有效

在數字電路中，"clk"通常指的是時鐘信號（clock signal），它是一種周期性的信號，用于同步數字電路中的各種操作。時鐘信號的高低電平有效性取決...

2024-07-23 標簽：低電平時鐘信號高電平 2168 0

詳細講解SDC語法中的set_input_delay和set_output_delay

在數字集成電路設計中，Synopsys Design Constraints（SDC）是一種重要的約束語言，用于指導綜合、布局布線等后續流程。

2024-05-06 標簽：集成電路 SDC 時鐘信號 3022 0

AMD Versal AI Edge自適應計算加速平臺之PL通過NoC讀寫DDR4實驗(4)

Versal的DDR4是通過NoC訪問，因此需要添加NoC IP進行配置。

2024-03-22 標簽：JTAG DDR4 AXI總線 2406 0

MIPI PHY包含哪幾類接口？MIPI DPHY協議簡介

MIPI PHY包含三類接口DPHY、MPHY、CPHY。

2024-03-13 標簽：控制器差分信號 MIPI 5423 0

介紹一個IC設計錯誤案例：可讀debug寄存器錯誤跨時鐘

本文將介紹一個跨時鐘錯誤的案例如圖所示，phy_status作為一個多bit的phy_clk時鐘域的信號，需要輸入csr模塊作為一個可讀狀態寄存器

2024-03-11 標簽：寄存器 IC設計 PHY 575 0

電路板上clk是什么用的材料

電路板上的CLK是時鐘信號線，用于同步各個電子器件的工作節奏。時鐘信號告訴電子設備何時進行特定的操作，保證設備內部各功能模塊的協調工作。本文將詳細介紹電...

2024-03-08 標簽：電路板電子器件時鐘信號 6724 0

芯片中的clk引腳是什么意思

Clk引腳在芯片中是時鐘信號的輸入引腳。時鐘信號在數字電路中起著非常重要的作用，它用于同步芯片內各個模塊的操作，確保它們按照正確的時間序列執行任務。時...

2024-03-08 標簽：芯片振蕩器引腳 8778 0

在Vivado Synthesis中怎么使用SystemVerilog接口連接邏輯呢？

SystemVerilog 接口的開發旨在讓設計中層級之間的連接變得更加輕松容易。您可以把這類接口看作是多個模塊共有的引腳集合。

2024-03-04 標簽：RTL 時鐘信號 CLK 994 0

網表時序仿真案例：淺說$width語法

在verilog中，$width是時序檢查函數，用于檢查脈沖的位寬是否符合要求。

2024-03-01 標簽：Verilog VCS CLK 3064 0

如何使用FPGA驅動并行ADC和并行DAC芯片？

ADC和DAC是FPGA與外部信號的接口，從數據接口類型的角度劃分，有低速的串行接口和高速的并行接口。

2024-02-22 標簽：fpga adc 二進制 3925 0

SD NAND的CLK引腳的注意事項和走線規范

CLK的作用和注意事項 SD NAND的時鐘引腳（CLK）的作用是提供一個時鐘信號，用于同步數據傳輸。時鐘信號是由主設備（如微控制器或存儲控制器）提供的...

2024-01-29 標簽：引腳 SD CLK 3869 0

帶32位MCU和高精度ADC的SoC產品-SD93F系列開發指南（十）

SD93F115 有四種工作模式，NORMAL 正常工作模式，以及 3 種低功耗模式：WAIT、 DOZE、STOP，本例將一一講解WAIT、 DOZE...

2024-01-25 標簽：mcu 寄存器 CLK 911 0

怎么用verdi將fsdb格式的波形轉化成txt呢？

和大家分享一個小技巧，你在debug問題的時候，是不是也曾經想過將波形中的某些信號轉化成txt，然后用txt的值復現某些波形或者與理論值對比。

2024-01-10 標簽：Verdi CLK 2965 0

對于芯片中的復位信號我們通常會有哪些特殊處理？

經常在面試時問到一個問題：對于芯片中的復位信號我們通常會有哪些特殊處理？這個時候我一般希望得到的回答包括：復位消抖、異步復位同步撤離、降頻復位、關斷時鐘...

2023-12-25 標簽：寄存器 D觸發器 SDC 2441 0

ARM系列—PCK600基礎知識簡析

PCK-600是一個與功耗控制相關IP包，里面包含了六個組件，分別是LPD-Q，LPD-P，LPC-Q，P2Q Converter，CLK_CTRL和PPU。

2023-12-12 標簽：控制器電源控制器 CLK 2148 0

經過BUFGMUX的時鐘該如何約束呢？

時序場景如下圖所示，clk0和clk1兩個時鐘輸入，經過BUFGMUX后，輸出到后面的邏輯，但同時clk0和clk1還分別驅動了其他邏輯。

2023-12-11 標簽：時鐘選擇器 CLK 627 0

SaberRD狀態機建模工具介紹（二）狀態機建模工具使用示例

假設電阻阻值為r_normal，首先打開狀態機建模工具，添加電阻端口，電阻端口包含貫通變量電流和跨接變量電壓，使用分支型端口。

2023-12-05 標簽：可變電阻狀態機交流電壓 1090 0

D觸發器變體來了，速看！

FF_DRE是一個具有異步設置（SET)和重置(RST)輸入的邊緣觸發的D觸發器（D Flip-Flop）

2023-12-04 標簽：D觸發器 DRE RST 916 0

淺析D觸發器的建立時間和保持時間物理含義

我理解這個D觸發正常運轉要滿足四個約束，第一個是建立時間，第二個是保持時間，第三個是對于最后一個傳輸門的關斷時間的控制，第四個是[時鐘周期]() 約束。

2023-12-04 標簽：反相器鎖存器 D觸發器 1926 0

什么是JKE觸發器？

FF_JKE是一個具有異步設置（SET)和重置(RST)輸入的邊緣觸發的JK觸發器（JK Flip-Flop）, 僅SET=1時，輸出Q=1；只要RST...

2023-12-04 標簽：JK觸發器觸發器 RST 1532 0

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