CN0174 ADIsimPLL內有幾種采用反相或同相運算放大器配置的有源環路濾波器拓撲結構。可在ADIsimPLL分析相位噪聲的取舍。反向拓撲結構可讓輸出電壓低至運算放大器最小輸出電壓，對OP184而言可低至125 mV。相比之下，同相拓撲結構的輸出電壓僅限于最小電荷泵電壓(0.5 V)與同相增益之積。 圖1顯示的是電路的框圖。該電路選擇了Synergy Microwave 公司的12 GHz VCO DXO11751220-5 ，當然，只要環路濾波器經過適當重新設計，4 GHz至18 GHz范圍內的任何VCO都可使用。與大多數微波VCO一樣，Synergy VCO具有0.5 V至15 V的寬輸入調諧范圍，這要求在低電壓ADF4156電荷泵（最大輸出為5.5 V）與VCO輸入間采用有源PLL環路濾波器。OP184由于噪聲性能佳，且具有軌到軌輸入/輸出，被選為該有源環路濾波器的運算放大器。運算放大器輸出噪聲將饋通至RF輸出，并通過有源濾波器響應整形，因此噪聲低。軌到軌輸入操作也是PLL有源濾波器的重要考慮因素，因為可使用單運算放大器電源。這是因為電荷泵輸出(CPOUT)在上電時將以0 V啟動，對不具有軌到軌輸入電壓范圍的運算放大器可能造成問題。這也使得運算放大器的同相輸入可偏置到高于地電壓，且對電阻不匹配或溫度變化引起的任何偏置電壓變化內置余量。建議將偏置電平大約設置為電荷泵電源(VP)的一半，既滿足輸入電壓范圍要求又留有充足余量，并獲得最佳的電荷泵雜散性能。本電路筆記采用VP = 5 V進行測量，運算放大器共模偏置電壓= 2.2 V。為了將基準噪聲饋通降至最小，在同相運算放大器輸入引腳附近放置1μF的大去耦電容，如圖1所示。該電容和47 kΩ的電阻形成截止頻率低于10 Hz的RC濾波器。 環路濾波器設計 PLL環路濾波器設計使用ADI免費仿真工具 ADIsimPLLwww.analog.com/CN0174_ADIsimPLL. 該電路選擇的是前置濾波的反相拓撲結構。建議采用前置濾波，從而避免來自電荷泵的極短電流脈沖過驅放大器——這可能會限制輸入電壓的壓擺率。使用反相拓撲結構時，必須確保PLL IC允許PFD極性反轉，從而抵消運算放大器的反相，以正確的極性驅動VCO。ADF4156 PLL便具有這一PD極性選項。 設置和測量 表1給出了該電路的設置，圖2中顯示的是測量結果與ADIsimPLL預測仿真性能的對比，可以看出結果非常吻合。測量的積分相位噪聲為0.35 ps rms。測量設置如圖3所示。 表1. 測試測量設置 參數 值 單位 ?RF 頻率 ?12 ?GHz ?ADF4156 RF 輸入頻率 ?3 ?GHz ?PLL 環路濾波器帶寬 ?30 ?kHz ?基準輸入頻率 ?100 ?MHz ?PFD 頻率 ?25 ?MHz ?電荷泵設置 ?5 ?mA ?PD 極性位 ?負 ?-- ?噪聲模式 ?低噪聲 ?-- 該電路或任何高速電路的性能都高度依賴于適當的PCB布局，包括但不限于電源旁路、受控阻抗線路（如需要）、元件布局、信號布線以及電源層和接地層。（有關PCB布局的詳情，請參見 MT-031教程、 MT-101教程 和 高速印刷電路板布局實用指南 一文。） 圖2. 12 GHz PLL的測量性能與仿真相位噪聲性能對比 ? 圖3. 測量電路 ? CN0174 CN0174 使用有源環路濾波器和RF預分頻器的低噪聲12 GHz微波小數N分頻鎖相環(PLL) 該電路是低噪聲微波小數N分頻PLL的完整實現方案，以 adf4156 作為核心的小數N分頻PLL器件。使用adf5001 外部預分頻器將PLL頻率范圍擴展至18 GHz。采用具有適當偏置和濾波的超低噪聲op184 運算放大器驅動微波VCO，在12 GHz下可實現完全低噪聲PLL，經測量積分相位噪聲為0.35 ps rms。該功能通常用于產生本振頻率(LO)，適用于微波點對點系統、測試與測量設備、汽車雷達等應用和軍事應用。 圖1. 低噪聲微波小數N分頻PLL（簡化示意圖：未顯示去耦和所有連接） ? CN0174 CN0174 | circuit note and reference circuit info 使用有源環路濾波器和RF預分頻器的低噪聲12 GHz微波小數N分頻鎖相環(PLL) | Analog Devices 該電路是低噪聲微波小數N分頻PLL的完整實現方案，以 AD

• 小數N分頻 PLL，最高頻率18GHz
• 12GHz時，低系統相位噪聲為0.35 ps rm

(analog)