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本文在介紹了經典全數字鎖相環（all digital PLL, ADPLL）的基礎上，提出了具
有捕獲鎖定未知輸入信號頻率功能的ADPLL，使用方便，應用廣泛。本文詳盡的描述了系統的工作原理和關鍵部件的設計，通過計算機進行了仿真驗證，并在可編程邏輯器件（FPGA）中予以實現。
關鍵詞：全數字鎖相環（ADPLL） 鑒頻器 異或門鑒相器（XORPD）鑒頻鑒相器（PFD）鎖相環路（Phase-Locked Loop, PLL）是一個能夠跟蹤輸入信號相位的閉環自動控制系統[2]，是由鑒相器、環路濾波器和壓控振蕩器三個基本部分組成的一個負反饋環路，用于實現兩個信號的相位同步。其廣泛用于通信、無線電及電力系統自動化等領域，實現信號處理、調制解調、時鐘同步、倍頻、頻率綜合等功能。
在目前的全數字鎖相環中，只有74XX297 型ADPLL 芯片是用HDL 語言來實現的[1] [2][3]，在其改進的類似設計中[4][5][6]，都是在已知輸入信號的頻率的前提下，對ADPLL 編寫N 模計數器的數值，從而得到需要的輸出信號。本文提出了一種改進的設計，能夠完全使用硬件描述語言（HDL）來實現全數字邏輯電路，達到對輸入信號的快速捕獲和鎖定，增加了獨特的鑒頻模塊；采用鑒頻鑒相器，替代了原有的異或門鑒相器和邊沿鑒相器；調整濾波計數器以適應鑒頻鑒相器的需要，使PLL 能夠適應不同頻率、不同相位差的復雜信號環境，使用更加方便，應用更加廣泛。
有捕獲鎖定未知輸入信號頻率功能的ADPLL，使用方便，應用廣泛。本文詳盡的描述了系統的工作原理和關鍵部件的設計，通過計算機進行了仿真驗證，并在可編程邏輯器件（FPGA）中予以實現。
關鍵詞：全數字鎖相環（ADPLL） 鑒頻器 異或門鑒相器（XORPD）鑒頻鑒相器（PFD）鎖相環路（Phase-Locked Loop, PLL）是一個能夠跟蹤輸入信號相位的閉環自動控制系統[2]，是由鑒相器、環路濾波器和壓控振蕩器三個基本部分組成的一個負反饋環路，用于實現兩個信號的相位同步。其廣泛用于通信、無線電及電力系統自動化等領域，實現信號處理、調制解調、時鐘同步、倍頻、頻率綜合等功能。
在目前的全數字鎖相環中，只有74XX297 型ADPLL 芯片是用HDL 語言來實現的[1] [2][3]，在其改進的類似設計中[4][5][6]，都是在已知輸入信號的頻率的前提下，對ADPLL 編寫N 模計數器的數值，從而得到需要的輸出信號。本文提出了一種改進的設計，能夠完全使用硬件描述語言（HDL）來實現全數字邏輯電路，達到對輸入信號的快速捕獲和鎖定，增加了獨特的鑒頻模塊；采用鑒頻鑒相器，替代了原有的異或門鑒相器和邊沿鑒相器；調整濾波計數器以適應鑒頻鑒相器的需要，使PLL 能夠適應不同頻率、不同相位差的復雜信號環境，使用更加方便，應用更加廣泛。
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