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由于骨牌邏輯電路通常較互補式金氧半組件電路計具有較小的面積與更快的速度，所以已經被廣泛使用于設計高速電路如微處理器的設計中。雖然有許多關于動態電路的研究，然而大部份的研究卻忽略探討如何實現其研究成果。在本論文中，我們設計了一個創新的雙相操作高速動態電路，它具有管線式（pipeline）的電路結構，運作速度不受電路復雜度的影響，使得它的效能較傳統動態電路的提升極多，因具容忍頻率歪斜（skew tolerant）的特性，可使用標準組件之設計流程來設計。最后，芯片測量結果證明完成了下述設計目標：一個Performance Scalable的very high speed dynamic 32×32 bits之multiplier具有下列特性：1）高速頻率操作，工作效能較一般傳統動態電路改善甚多。2）可以為容忍clock skew，使用Duty Cycle Pulse Generator （DCPG）的技術來產生double clocking的時間，可借由DCPG來克服process variation及cell based design clock tree routing所造成的skew的問題。3）使用BIST技術作為正常效能的自測功能，此功能可轉為本芯片在process后仍可以調整電路效能，做為電路performance management的機制。
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