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LMK1D1204P 時鐘緩沖器能夠以超小的時鐘分配延 遲，將兩個中的任一可選時鐘輸入（IN0 和 IN1）分配 給 4 對差分 LVDS 時鐘輸出（OUT0 至 OUT3）。輸 入可以為 LVDS、LVPECL、LVCMOS、HCSL 或 CML。 LMK1D1204P 專為驅動 50? 傳輸線路而設計。在單端 模式下驅動輸入時，對未使用的負輸入引腳施加適當?shù)?偏置電壓（請參閱圖 9-6）。IN_SEL 引腳用于選擇要 發(fā)送到輸出的輸入。該器件支持失效防護輸入功能。該 器件還整合了輸入遲滯，可防止在沒有輸入信號的情況 下輸出隨機振蕩。 各個 LVDS 差分輸出均可通過將對應的 OEx 引腳設置 為邏輯高電平“1”來實現(xiàn)。如果此引腳設置為邏輯低 電平“0”，輸出將被禁用，呈現(xiàn)高阻態(tài)，從而降低功 耗。
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