??0 引言 ? ??在并網系統的逆變器電路中，對電壓的鎖相是一項關鍵技術。由于電力系統在工作時會產生較大的電磁干擾，因此，其簡單的鎖相方法很容易受到干擾而失鎖，從而導致系統無法正常運行。在這種情況下，設計采用對電網電壓進行過零檢測后再將信號送人，然后由CPLD實現對電網電壓進行數字鎖相的方法，可以有效地防止相位因干擾而發生抖動或者失鎖的現象，保證系統的正常運行。另外，本系統還使用CPLD對產生的波控制信號和系統運行時的各項參數進行監控，一旦發現異常，立即使系統停機，并通知DSP發生異常，從而實現了對系統的硬件保護。 ? ??1 系統整體結構組成 ? ??本文所介紹的設計方法是5 kW光伏并網發電系統中逆變器的一部分，該光伏并網逆變器可實現額定為5 kW的陣列的最大功率跟蹤與并網輸出。其逆變器的系統結構圖如圖1所示。 ? ? ??本控制系統由TI DSP2812作為主控芯片，Xilinx CPLD XC9572XL用作數字鎖相與保護電路，XC9572XL為3．3 V內核電壓的CPLD，它由4個54V18功能模塊組成，可提供1600個5 ns延遲可用門。 ? ??2 數字鎖相電路的設計與實現 ? ??數字鎖相電路的系統結構圖如圖2所示。該電路由數字鑒相器、數字濾波器和數控振蕩器組成。 ? ? ??如果把圖2所示的數字鎖相電路中的數字濾波器看成一個分頻器，則其分頻比為Mfc/K，此時的輸出頻率為： ??f''''=K''''△φMfc/K ??其中，△φ為輸入信號V1與輸出信號V2的相位差；fc為環路的中心頻率。那么，該數控振蕩器的輸出頻率為： ??f2=f1+K''''△φMfc(kN) ??由于鎖定的極限范圍為K''''△φ=±1，所以，可得到環路的捕捉帶： ??△fmax=f2max-f1=Mfc(kN) ??這樣，當環路鎖定時，f2=f1其系統穩態相位誤差為： ??△φ(∞)=NK(f2-f1)/(k''''Mfc) ??可見，只要合理選擇K值，就能使輸出信號V2的相位較好地跟蹤輸入V1的相位，從而達到鎖定之目的。如果K值選的太大，環路捕捉帶就會變小，這將導致捕捉時間增大；而如果K直太小，則可能會出現頻繁進位，借位脈沖。從而使相位出現抖動。 ??根據圖2給出的數字鎖相環的原理框圖，可用VHDL語言分別對該系統進行設計。其中數字濾波器由K模計數器組成，數控振蕩器包括脈沖加，減控制電路和N分頻器等。 ? ??2．1 數字鑒相器 ??數字鑒相器通?？蛇x用邊沿控制型鑒相器、異或門鑒相器、同或門鑒相器或JK觸發器組成的鑒相器等。本數字鑒相器是一個相位比較裝置，主要通過比較輸入信號V1(相位φ1)與輸出信號V2(相位φ2)的相位來產生一個誤差信號Vd，其相位差為△φ=φ1-φ2。當△φ=φe(輸入信號脈寬的一半)時，其鑒相器輸出為方波，屬于相位鎖定階段。在這種情況下，只要可逆計數器的K值足夠大，其輸出端就不會產生進位脈沖或借位脈沖。在環路未鎖定時，若△φ<φe，其輸出脈沖的占空比小于50％；而當△φ>φe，其占空比大于50％，該輸出電壓Vd將加到K?？赡嬗嫈灯鞯腢PDN輸入端。 ??2．2 數字濾波器 ??計數器可設計成一個17位可編程(可變模數)可逆計數器，計數范圍為23～217，可由外部置數DCBA控制。其輸入頻率fk=Mfc。當鑒相器輸出Vd為高電平時，K模計數器進行減計數，計數到“0”時，輸出一個借位脈沖DN；而當鑒相器輸出Vd為低電平時，K計數器進行加計數，當計數到某一設定值“DCBA”時，將輸出一個進位脈沖UP。UP和DN可作為脈沖加／減電路的“加”和“扣”脈沖控制信號。 ??2．3 數控振蕩器 ??本電路由D觸發器、JK觸發器和與門、或門等電路組成。當數字濾波器UP輸出端輸出一個進位脈沖時，系統便在INC下降沿到來后，在脈沖加／減電路的輸出端fout插入一個脈沖信號，也就是使相位提前半個周期；反之，當數字濾波器DN端輸出一個借位脈沖時，在DN下降沿到來后，系統就會在脈沖加／減電路的輸出序列中扣除一個脈沖信號，也就是使相位滯后半個周期，且這個過程是連續發生的。這樣，脈沖加，減電路的輸出經N分頻器模塊(ncount)分頻后，即可使輸出信號的相位接受調整控制，最終達到鎖定。當環路鎖定后，輸出與輸入信號之間會存在一定的相位誤差。 ? ??3 保護電路的設計與實現 ? ??本系統中的保護電路主要由PWM波形監視模塊和系統參數監視模塊組成，其保護電路結構如圖3所示。