近年來(lái)，隨著無(wú)線通信技術(shù)的迅速發(fā)展，對(duì)全集成、高性能、低成本的無(wú)線收發(fā)機(jī)的需求變得越來(lái)越迫切。而發(fā)射機(jī)系統(tǒng)中的一個(gè)關(guān)鍵模塊就是功率放大器，從功耗方面考慮，功率放大器的功率損耗在發(fā)射機(jī)的總功耗中占有很大比例。于是一個(gè)高效率的CMOS 功率放大器的設(shè)計(jì)就顯得尤為重要。而隨著RF CMOS技術(shù)的不斷發(fā)展 ，使得基于Si CMOS工藝的射頻集成電路在 GHz頻段上的性能上有了很大的提高，而且它具有高集成度、低功耗、低成本的特點(diǎn)，能夠和基帶數(shù)字電路相兼容。最終可以實(shí)現(xiàn)片上系統(tǒng)集成（SOC）。所以近年來(lái)對(duì)于Si的CMOS射頻集成電路的研究成為國(guó)際上研究的熱點(diǎn)。功率放大器通常分為線性和非線性兩大類，線性放大器有四種： A、B 、AB和 C，它們的主要差別在于柵極偏置情況不同，這類傳統(tǒng)的功率放大器具有較高的線性度，但效率較低;非線性放大器主要有D、E和F。對(duì)于本文的無(wú)線局域網(wǎng)而言，由于要求具備高線性。所以兩級(jí)分別采用的是A和AB類放大模式。

　　對(duì)于功放而言，標(biāo)準(zhǔn)的0.18um CMOS工藝的晶體管漏柵間的最大電源電壓為2V，擊穿電壓大約是4V。在功放中，管子漏端的直流與交流電壓之和可達(dá)到2-3倍的電源電壓，這就給管子的柵氧化層帶來(lái)?yè)舸┑奈ｋU(xiǎn)。在設(shè)計(jì)PA時(shí)，晶體管所能承受的最高電壓Vmax受到晶體管擊穿電壓的限制，而最小電壓則受到Knee電壓的限制。而功率放大器采用Cascode結(jié)構(gòu)可以緩解晶體管擊穿的壓力，提高功率放大器輸出電壓的擺幅，從而降低對(duì)晶體管最大電流能力的要求，提高功率放大器的效率，并減小輸出晶體管的尺寸。實(shí)際在共源共柵結(jié)構(gòu)的放大器中，共柵晶體管是電壓擊穿和熱載流子效應(yīng)的瓶頸。所以本文采用了Cascode自偏置結(jié)構(gòu)和厚柵器件，不僅可以改善深亞微米CMOS器件的低擊穿電壓，同時(shí)還可以減小熱載流子效應(yīng)影響。圖3所示的傳統(tǒng)Cascode放大器中M2的柵漏電壓波形，Vg2一直固定在3V，Vd2的正峰值電壓在4.8V，所以柵漏電壓差為1.8V。為了克服這個(gè)問(wèn)題，圖4所示為自偏置Cascode結(jié)構(gòu)放大電路，該結(jié)構(gòu)把M2管的漏端交流電壓Vd2引入到柵端 Vg2上，使我們?cè)谠O(shè)計(jì)功放時(shí)兩個(gè)MOS管盡可能有相同的最大漏柵電壓。所以，在熱載流子效應(yīng)出現(xiàn)之前M2管有一個(gè)大的信號(hào)擺幅。對(duì)G2的偏置是通過(guò)Rb-Cb來(lái)實(shí)現(xiàn)的。圖6所示為M2管的Vd2對(duì)Vg2的電壓波形，其最大電壓差為1.4V。與傳統(tǒng)電路比較降低了0.4V，所以自偏置的M2管的Vdg的電壓差相對(duì)傳統(tǒng)結(jié)構(gòu)的M2管降低了23%。