7系列器件的嵌入式功能包括25×18乘法器、加法器/減法器/邏輯單元和模式檢測器邏輯。

預加
7系列FPGA DSP片有一個25位的預加法器，插入到A寄存器路徑中(如圖2-14所示，展開視圖如圖2-7所示，30頁)。有了預加法器，可以在加法器之前進行預加或預減。由于預加法器不包含飽和邏輯，設計人員應該限制輸入操作數為24位2的補碼符號擴展數據，以避免算術運算期間溢出或下溢。可以選擇繞過預加法器，使D成為乘數的新輸入路徑。當不使用D路徑時，可以在驅動乘法器之前否定A pipeline的輸出。有多達10種工作模式，使這個預加器塊非常靈活。

在方程2-2中，A和D通過預加/減器初始相加。然后將預加法器的結果與B相乘，將相乘的結果添加到C輸入中。這個方程有助于有效的對稱濾波器。

Adder/Subtracter Output = C ± ( B x ( D ± A ) + Cin )

二進制補碼乘數

圖2-14中的DSP48E1片中的2的補數乘數接受25位2的補數輸入和18位2的補數輸入。該乘法器產生兩個43位的部分乘積。這兩個部分乘積在乘法器的輸出處得到一個86位的結果，如圖2-15所示。通過17位、右移位、級聯輸出總線支持乘法器級聯以實現更大的結果。右移用于通過正確的位元數對部分乘積進行右對齊。該級聯路徑饋入Z多路復用器，該多路復用器連接到相鄰的DSP48E1片的加法器/減法器。通過將輸入操作數的MSB設置為0，乘數可以模擬無符號數學運算。

圖2-15顯示了一個可選的 pipeline 寄存器(MREG)，用于乘數的輸出。使用寄存器可以增加一個時鐘延遲，從而提高性能。

Adder/Subtracter or Logic Unit

... ...

Two-Input Logic Unit

... ...

單指令多數據模式

48位加法器/減法器/累加器可以分割成更小的數據段，阻止段與段之間的內部進位傳播，保證所有段的獨立運行。加法器/減法器/累加器可分為4個12位加法器/減法器/累加器或2個24位加法器/減法器/累加器，每段執行信號。SIMD模式分割是一種靜態配置，而不是動態OPMODE類型控制。

?四段雙或三元加法器，12位輸入，12位輸出，每段進位輸出

?功能由ALUMODE[3:0]動態控制，操作數源由opmode[6:0]動態控制

?所有四個加法器/減法器/累加器執行相同的功能

?兩個段的雙或三元加法器與24位的輸入，一個24位的輸出，和一個進位輸出的每個部分也可用(沒有圖)。

SIMD特性(如圖2-16所示)允許將48位邏輯單元分割成多個更小的邏輯單元。每個較小的邏輯單元執行相同的功能。這個功能也可以通過ALUMODE[3:0]和opmode控制輸入來動態改變。

Pattern Detect Logic

... ...

Overflow and Underflow Logic

... ...