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介紹了VHDL語言的特點及優(yōu)勢，表明了EDA技術(shù)的先進性，采用自上而下的設(shè)計思路，運用分模塊的設(shè)計方法設(shè)計了數(shù)字時鐘系統(tǒng)，并在QuartusⅡ環(huán)境下進行編譯和仿真，完成了24 h計時和輔助功能設(shè)計，證明了方案的可行性，體現(xiàn)出了“硬件設(shè)計軟件化”的新趨勢。
系統(tǒng)的模塊框圖
如圖l所示，采用白頂向下的設(shè)計方法141，通過對功能框圖的分析，將系統(tǒng)分模塊來進行設(shè)計，然后冉通過例化語句完成各模塊間的銜接，最終實現(xiàn)了頂層描述，完成系統(tǒng)預定功能。
系統(tǒng)的工作流程描述
如圖1，時鐘系統(tǒng)具有一個使能端en、一個異步清零端clr以及時鐘脈沖輸入端clk。由6個計數(shù)器分別完成小時、分鐘、秒的計時，并分別通過數(shù)據(jù)選擇器的6個輸入端送入選擇器，數(shù)據(jù)選擇器的使能端由一個模為六的計數(shù)器控制，輪流選中數(shù)據(jù)選擇器的6個輸入端，這樣，6個輸入端口的數(shù)據(jù)在數(shù)據(jù)選擇器的輸出端口就得到了串行輪流的輸出。此輸出作為七段顯示譯碼器的字符輸入端，經(jīng)譯碼后在數(shù)碼管顯示電路上顯示m對應字形。數(shù)碼管顯示電路上的6個數(shù)碼管同樣采用輪流點亮的方式。南于循環(huán)的速度非常快，所以肉眼看起來仍然是同時顯示的感覺。
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