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常用的數字電路的設計
1.分頻電路的設計提供給FPGA/CPLD芯片的時鐘的頻率都比較高，往往在幾十兆赫茲，如Altera的ED2的時鐘為27MHz，而電路系統的一些電路常常需要的時鐘都比較低，甚至只需要幾赫茲，所以我們在電路設計中，常常要用到分頻器，分頻器分有偶數分頻和奇數分頻兩種
偶數分頻器的設計
module fredevider4（clockin，clockout）; input clockin; output clockout; reg count，clockout; parameter N=1; always@（posedge clockin） begin if（count== N ） begin count 《= 0; clockout 《= ~clockout; end count 《= count +1; end endmodule
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