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使用verilog實(shí)現(xiàn)多功能數(shù)字時(shí)鐘的設(shè)計(jì)資料說(shuō)明

2020-11-05 | rar | 0.08 MB | 次下載 | 免費(fèi)

資料介紹

  多功能數(shù)字鐘是采用數(shù)字電路實(shí)現(xiàn)用數(shù)字顯示時(shí)間的計(jì)時(shí)裝置。主要由振蕩器、分頻器、計(jì)時(shí)器、譯碼顯示及擴(kuò)展電路幾部分構(gòu)成。具有時(shí)間顯示、校時(shí)校分及鬧鐘設(shè)置、整點(diǎn)報(bào)時(shí)等擴(kuò)展功能并且具有走時(shí)準(zhǔn)確、顯示直觀、穩(wěn)定等優(yōu)點(diǎn)深受人們喜愛(ài)。

  在QuartusⅡ軟件平臺(tái)下,運(yùn)用verilog硬件描述語(yǔ)言和DE2來(lái)實(shí)現(xiàn)數(shù)字時(shí)鐘功能。數(shù)字時(shí)鐘包括組合邏輯電路和時(shí)序電路,能夠正確顯示時(shí)、分、秒,并有校時(shí)、暫停功能,要求在數(shù)碼管上正確顯示。

  在完成基本要求的基礎(chǔ)上,可進(jìn)一步增加功能、提高性能,如增加鬧鈴功能。

  2.實(shí)驗(yàn)思想

  本實(shí)驗(yàn)的難點(diǎn)主要在于如何使時(shí)鐘正確顯示,并在數(shù)碼管上顯示,在實(shí)驗(yàn)過(guò)程中,在輸出波形時(shí)出現(xiàn)了問(wèn)題,50MHz太大,波形輸出所需時(shí)間太長(zhǎng),最后新建了一個(gè)文件,將輸入時(shí)鐘脈沖改為1Hz,這樣波形輸出所需時(shí)間就大大減少,順利完成本實(shí)驗(yàn)。

  1.設(shè)計(jì)原理

  數(shù)字時(shí)鐘是一個(gè)對(duì)標(biāo)準(zhǔn)頻率(1Hz)進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。數(shù)字時(shí)鐘分為分頻器、時(shí)計(jì)數(shù)器、分計(jì)數(shù)器、秒計(jì)數(shù)器,當(dāng)秒計(jì)數(shù)器計(jì)滿(mǎn)60后觸發(fā)分計(jì)數(shù)器,分計(jì)數(shù)器計(jì)滿(mǎn)60后觸發(fā)時(shí)計(jì)數(shù)器,當(dāng)計(jì)滿(mǎn)24小時(shí)后又開(kāi)始下一輪循環(huán)。通過(guò)校時(shí)電路可對(duì)分和時(shí)進(jìn)行校正,通過(guò)暫停鍵實(shí)現(xiàn)暫停功能。數(shù)字時(shí)鐘要完成顯示需要6個(gè)數(shù)碼管,數(shù)碼管顯示要用到7段數(shù)碼顯示譯碼器程序來(lái)正確顯示時(shí)間。

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