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VHDL編程的一些心得體會:VHDL是由美國國防部為描述電子電路所開發的一種語言，其全稱為(Very High Speed Integrated Circuit) Hardware Description Language。與另外一門硬件描述語言Verilog HDL相比，VHDL更善于描述高層的一些設計，包括系統級（算法、數據通路、控制）和行為級（寄存器傳輸級），而且VHDL具有設計重用、大型設計能力、可讀性強、易于編譯等優點逐漸受到硬件設計者的青睞。但是，VHDL是一門語法相當嚴格的語言，易學性差，特別是對于剛開始接觸VHDL的設計者而言，經常會因某些小細節處理不當導致綜合無法通過。為此本文就其中一些比較典型的問題展開探討，希望對初學者有所幫助，提高學習進度。
一． 關于端口
VHDL共定義了5種類型的端口，分別是In, Out,Inout, Buffer及Linkage，實際設計時只會用到前四種。In和Out 端口的使用相對簡單。這里，我們主要講述關于buffer和inout使用時的注意事項。
與Out端口比，Buffer端口具有回讀功能，也即內部反饋，但在設計時最好不要使用buffer，因為buffer類型的端口不能連接到其他類型的端口上，無法把包含該類型端口的設計作為子模塊元件例化，不利于大型設計和程序的可讀性。若設計時需要實現某個輸出的回讀功能，可以通過增加中間信號作為緩沖，由該信號完成回讀功能。
一． 關于端口
VHDL共定義了5種類型的端口，分別是In, Out,Inout, Buffer及Linkage，實際設計時只會用到前四種。In和Out 端口的使用相對簡單。這里，我們主要講述關于buffer和inout使用時的注意事項。
與Out端口比，Buffer端口具有回讀功能，也即內部反饋，但在設計時最好不要使用buffer，因為buffer類型的端口不能連接到其他類型的端口上，無法把包含該類型端口的設計作為子模塊元件例化，不利于大型設計和程序的可讀性。若設計時需要實現某個輸出的回讀功能，可以通過增加中間信號作為緩沖，由該信號完成回讀功能。
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