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硬件描述語言（ Hardware Description Language）是硬件設計人員和電子設計自動化（EDA）工具之間的界面。其主要目的是用來編寫設計文件，建立電子系統行為級的仿真模型。即利用計算機的巨大能力對用Ⅴ Verilog Hdl或ⅥHDL建模的復雜數字邏輯進行仿真然后再自動綜合以生成符合要求且在電路結構上可以實現的數字邏輯網表（ Netlist），根據網表和某種工藝的器件自動生成具體電路，然后生成該工藝條件下這種具體電路的延時模型。仿真驗證無誤后，用于制造ASIC芯片或寫入EPLD和FPGA器件中在EDA技術領域中把用HDL語言建立的數字模型稱為軟核（ Soft core），把用HDL建模和綜合后生成的網表稱為固核（ Hade core），對這些模塊的重復利用縮短了開發時間提高了產品開發率，提高了設計效率隨著PC平臺上的EDA工具的發展，PC平臺上的Ⅴ erilog HDL和ⅤHDL仿真綜合性能已相當優越，這就為大規模普及這種新技術鋪平了道路。目前國內只有少數重點設計單位和高校有一些工作站平臺上的EDA工具，而且大多數只是做一些線路圖和版圖級的仿真與設計，只有個別單位展開了利用 Verilog HDL和VHDL模型（包括可綜合和不可綜合的）進行復雜的數字邏輯系統的設計。隨著電子系統向集成化、大規模、高速度的方向發展，HDL語言將成為電子系統硬件設計人員必須掌握的語言。
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