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一、基本時序路徑
1.FPGA內部來說，常見的基本時序路徑（即靜態時序分析對象）有以下四類：
（1）內部寄存器之間的時序路徑，即reg2reg
（2）輸入引腳到內部寄存器的時序路徑，即pin2reg
（3）內部寄存器到到輸引腳的時序路徑，即reg2pin
（4）輸入引腳到輸出引腳的時序路徑，即pin2pin
其中前三類路徑是和內部寄存器reg和時鐘CLK有關的，因此還需關注內部數據信號與時鐘鎖存沿的建立時間和保存時間（具體見時序分析一），而最后一類信號的傳輸通常不經過時鐘，因此它的約束也相對簡單一些，一般直接約束pin2pin的延時值得范圍即可。（另有一種說法是以上的時序分析都是針對時鐘驅動的電路進行的，并且分析對象均為‘寄存器-寄存器對’，把引腳pin看作是在引腳外部虛擬一個寄存器做為分析對象，其實怎么看都行）
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