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高云半導體FPGA 產品具有豐富的高速時鐘資源，具有低抖動和低偏差性能，可以支持I/O 完成高性能數據傳輸，是專門針對源時鐘同步的數據傳輸接口而設計的。高速時鐘模塊對時鐘進行2、3.5、4、5、8 分頻，可為IDES4/IVIDEO/IDES8/IDES10/IDES16/OSER4/OVIDEO/OSER8/OSER10/OSER16 等IO Logic 資源提供時鐘。
HCLK 資源數量為2 個，位于Bank2。Bank2 的左半Bank 和右半Bank分別有一個HCLK 資源，位于左半Bank 上的HLCK 資源只能用于左半Bank上的IO Logic 資源，右半Bank 上的HLCK 資源只能用于右半Bank 上的IOLogic 資源。
任何一個HCLK 的時鐘輸入信號可送到另一個HCLK。
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