通過之前的學習，CPU可以讀寫DDR3了，PL端的Master IP也可以讀寫DDR3了，那二者就可以以DDR3為紐帶，實現大批量數據交互傳輸。

　　這樣的話，整個系統將會有兩個master，即CPU和PL端的Master IP核，共同訪問操作一個Slave端即DDR3 Controllor。

　　本次實驗就是構建一個這樣的驗證系統。當然了在真正的工程系統中，還需要設計良好的讀寫同步，防止競爭沖突，這就屬于系統設計層面的了，本實驗依靠按鈕觸發有用戶來進行讀寫同步。

　　在zynq子系統中，配置UART硬核，DDR3 Controllor硬核，GP AXI Master Port和GP AXI Slave Port硬核。

　　在PL端，設計一個Master IP核，用來實現對DDR3的讀寫操作。

　　在PL端，設計一個Slave IP核，檢測外部的觸發按鍵，如有按鍵按下，與CPU進行數據交互，從而觸發CPU對DDR3進行讀寫操作。從而實現同步，避免競爭沖突，更好的方法是Slave IP產生中斷（暫時還沒研究如何實現），或者Zynq子系統使用MIO管腳直接采樣判決（開發板沒有連接到按鍵上）

　　業務流程設計：

　　按下觸發按鍵A，PL端的Master IP核向地址0x0080_0000~0x0080_0010地址空間寫入一組32bits的數據。

　　按下觸發按鈕1，CPU去依次讀取0x0080_0000~0x0080_0010地址空間的數據，然后通過UART格式化輸出顯示。

　　從而判斷數據流“PL端的Master IP核”--》“DDR3”--》“CPU”數據是否正確。

　　按下觸發按鈕2，PL端向0x0090_0000地址寫入一個8bits數據。

　　按下觸發按鍵B，PL端的Master IP核從地址0x0090_0000讀取32bits數據，將低8bits驅動到LED燈上顯示。

　　從而判斷數據流“CPU”--》“DDR3”--》“PL端的Master IP核”數據是否正確。