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這個實驗可以說是verilog入門最基礎的實驗了，我們不做太多的理論分析，實踐是硬道理。蜂鳴器與CPLD的接口如圖5.2所示，當CPLD的1/0口（FM） 為低電平時，三極管截至，蜂鳴器不發聲;當CPLD的I/0 （FM）為高電平時，三極管導通，蜂鳴器發聲。
在verilog代碼設計中，我們把分 頻輸出的信號clk div與FM管腳對應，大家就可以真真切切的感受到什么是分頻了。在代碼里，用了20bit的計數器cnt，循環的計數，所以說一個周期有2的20次冪即大約1M分頻。因為主時鐘是50MHz（周期是20ns），所以大約20ms為-一個計數周期。蜂鳴器就以大約20ms的周期發聲，如果大家希望蜂鳴器的發聲頻率改變，那么可以改變cnt的值看看效果。
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