先記下來：

　　1、不使用初始化語句；

　　2、不使用延時語句；

　　3、不使用循環次數不確定的語句，如：forever，while等；

　　4、盡量采用同步方式設計電路；

　　5、盡量采用行為語句完成設計；

　　6、always過程塊描述組合邏輯，應在敏感信號表中列出所有的輸入信號；

　　7、所有的內部寄存器都應該可以被復位；

　　8、用戶自定義原件（UDP元件）是不能被綜合的。

　　一：基本

　　Verilog中的變量有線網類型和寄存器類型。線網型變量綜合成wire，而寄存器可能綜合成WIRE，鎖存器和觸發器，還有可能被優化掉。

　　二：verilog語句結構到門級的映射

　　1、連續性賦值：assign

　　連續性賦值語句邏輯結構上就是將等式右邊的驅動左邊的結點。因此連續性賦值的目標結點總是綜合成由組合邏輯驅動的結點。Assign語句中的延時綜合時都將忽視。

　　2、過程性賦值：

　　過程性賦值只出現在always語句中。

　　阻塞賦值和非阻塞賦值就該賦值本身是沒有區別的，只是對后面的語句有不同的影響。

　　建議設計組合邏輯電路時用阻塞賦值，設計時序電路時用非阻塞賦值。

　　過程性賦值的賦值對象有可能綜合成wire， latch，和flip-flop，取決于具體狀況。如，時鐘控制下的非阻塞賦值綜合成flip-flop。

　　過程性賦值語句中的任何延時在綜合時都將忽略。

　　建議同一個變量單一地使用阻塞或者非阻塞賦值。

　　3、邏輯操作符：

　　邏輯操作符對應于硬件中已有的邏輯門，一些操作符不能被綜合：===、！==。

　　4、算術操作符：

　　Verilog中將reg視為無符號數，而integer視為有符號數。因此，進行有符號操作時使用integer，使用無符號操作時使用reg。

　　5、進位：

　　通常會將進行運算操作的結果比原操作數擴展一位，用來存放進位或者借位。如：

　　Wire ［3:0］ A，B;

　　Wire ［4:0］ C;

　　Assign C=A+B;

　　C的最高位用來存放進位。

　　6、關系運算符：

　　關系運算符：《，》，《=，》=

　　和算術操作符一樣，可以進行有符號和無符號運算，取決于數據類型是reg，net還是integer。

　　7、相等運算符：==，！=

　　注意：===和！==是不可綜合的。

　　可以進行有符號或無符號操作，取決于數據類型

　　8、移位運算符：

　　左移，右移，右邊操作數可以是常數或者是變量，二者綜合出來的結果不同。

　　9、部分選擇：

　　部分選擇索引必須是常量。

　　10、BIT選擇：

　　BIT選擇中的索引可以用變量，這樣將綜合成多路（復用）器。

　　11、敏感表：Always過程中，所有被讀取的數據，即等號右邊的變量都要應放在敏感表中，不然，綜合時不能正確地映射到所用的門。

　　12、IF：

　　如果變量沒有在IF語句的每個分支中進行賦值，將會產生latch。如果IF語句中產生了latch，則IF的條件中最好不要用到算術操作。Case語句類似。Case的條款可以是變量。

　　如果一個變量在同一個IF條件分支中先贖值然后讀取，則不會產生latch。如果先讀取，后贖值，則會產生latch。

　　13、循環：

　　只有for-loop語句是可以綜合的。

　　14、設計時序電路時，建議變量在always語句中賦值，而在該always語句外使用，使綜合時能準確地匹配。建議不要使用局部變量。

　　15、不能在多個always塊中對同一個變量贖值

　　16、函數

　　函數代表一個組合邏輯，所有內部定義的變量都是臨時的，這些變量綜合后為wire。

　　17、任務：

　　任務可能是組合邏輯或者時序邏輯，取決于何種情況下調用任務。

　　18、Z：

　　Z會綜合成一個三態門，必須在條件語句中賦值

　　19、參數化設計：

　　優點：參數可重載，不需要多次定義模塊