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電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>基于CPLD的數字鐘的設計

基于CPLD的數字鐘的設計

2017-12-05 | rar | 0.1 MB | 次下載 | 免費

資料介紹

  在同一CPLD芯片上集成了如下電路模塊:

  1、時鐘計數:秒……60進制BCD碼計數。

  分……60進制BCD碼計數。

  時……24進制BCD碼計數。

  同時整個計數器有清零、調時、調分功能。在接近整數時能提供報時信號

  2、具有驅動8位8段共陰極掃描數碼管的片選驅動信號輸出和8段字形譯碼輸出。編碼和掃描可參考“實驗四”。

  3、揚聲器在整點時有報時驅動信號產生(響聲持續多長時間?)。

  4、LED燈按個人口味在整點時有花樣顯示信號產生。

  實驗內容及步驟

  1、根據電路特點,可在教師指導下用層次設計概念。將此設計任務分成若干模塊,規定每一模塊的功能和各模塊之間的接口。讓幾個學生分做和調試其中之一,然后再將各模塊和起來聯試。以培養學生之間的合作精神,同時加深層次化設計概念。

  2、了解軟件的元件管理深層含義,以及模塊元件之間的連接概念,對于不同目錄下的同一設計,如何熔合。

  原理圖 如圖9-1所示(模塊化設計)

基于CPLD的數字鐘的設計

  模塊說明

  各種進制的計數及時鐘控制模塊(10進制、六進制、24進制);

  掃描分時顯示,譯碼模塊;

  彩燈,揚聲器編碼模塊;

  各模塊都是AHDL語言編寫。

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