摘 要

　　PCI Express（PCIE）總線作為第三代IO總線技術(shù)，因其具有傳輸帶寬高、全新

　　的點點互連架構(gòu)和對PCI總線高度兼容等優(yōu)點已在計算機(jī)平臺中獲得廣泛應(yīng)用。

　　為充分發(fā)揮PCIE總線的優(yōu)點，推廣PCIE總線在嵌入式系統(tǒng)等場合的應(yīng)用，本文

　　設(shè)計了一款基于FPGA的PCIE數(shù)據(jù)傳輸系統(tǒng)，為應(yīng)用PCIE進(jìn)行數(shù)據(jù)傳輸提供了一種新的低成本方案。

　　本文在對PCIE協(xié)議深入研究的基礎(chǔ)上，采用自頂向下的設(shè)計思想，對PCIE數(shù)據(jù)傳輸系統(tǒng)進(jìn)行頂層設(shè)計和模塊劃分，根據(jù)PCIE IP接口完成PCIE數(shù)據(jù)傳輸系統(tǒng)應(yīng)用層的RTL級描述、仿真及驗證，分析了其仿真和驗證結(jié)果，并對系統(tǒng)進(jìn)行實際測試。論文主要包括以下幾方面的內(nèi)容：

　　首先，對PCIE協(xié)議規(guī)范進(jìn)行全面詳細(xì)的研究，在透徹理解PCIE協(xié)議的基礎(chǔ)上，分析PCIE純粹端點設(shè)備的實現(xiàn)條件，選定系統(tǒng)開發(fā)平臺，按照白頂向下的設(shè)計思想，對PCIE數(shù)據(jù)傳輸系統(tǒng)進(jìn)行頂層設(shè)計和模塊劃分。

　　其次，利用Quartus II工具對PCIE IP進(jìn)行例化并分析IP接口，采用Verilog HDL

　　對所劃分的PCIE IP配置模塊、PCIE應(yīng)用層輔助模塊、PCIE應(yīng)用層核心模塊進(jìn)行RTL級設(shè)計。其中PCIE IP實現(xiàn)了PCIE協(xié)議功能，通過64位Avalon．ST接口和應(yīng)用層進(jìn)行數(shù)據(jù)通信；PCIE IP配置模塊實現(xiàn)了PCIE IP配置信號采集功能和通過LMI接口配置PCIE配置空間錯誤報告能力寄存器功能；PCIE應(yīng)用層輔助模塊實現(xiàn)了接收端口轉(zhuǎn)換、發(fā)送端口轉(zhuǎn)換、接收數(shù)據(jù)緩沖和MSI緩沖功能；應(yīng)用層核心模塊實現(xiàn)了Re slave和鏈?zhǔn)?a href='http://m.1cnz.cn/tags/dma/' target='_blank' class='arckwlink_none'>DMA數(shù)據(jù)傳輸功能。論文在DMA基礎(chǔ)上實現(xiàn)了鏈?zhǔn)紻MA功能，減少了數(shù)據(jù)傳輸對CPU資源的占用，大大提高了傳輸效率。

　　最后，對所設(shè)計的PCIE數(shù)據(jù)傳輸系統(tǒng)整體進(jìn)行仿真測試。搭建仿真測試平臺，對系統(tǒng)整體進(jìn)行功能仿真，將綜合適配后的電路下載到FPGA中進(jìn)行時序驗證，在PC機(jī)上利用軟件對系統(tǒng)進(jìn)行實際測試，并對相關(guān)仿真測試結(jié)果進(jìn)行分析。

　　基于FPGA的PCIE數(shù)據(jù)傳輸系統(tǒng)的仿真和測試結(jié)果表明，系統(tǒng)各模塊邏輯功能均達(dá)到設(shè)計要求，PCIE數(shù)據(jù)傳輸系統(tǒng)可通過Rc—slave和鏈?zhǔn)紻MA兩種模式和PC機(jī)主存儲器交換數(shù)據(jù)，DMA讀速度達(dá)1 73MB／S，DMA寫速度達(dá)207MB／S。本設(shè)計為利用低成本FPGA實現(xiàn)PCIE數(shù)據(jù)傳輸提供有效可行的實現(xiàn)方案，推廣了PCIE總線的應(yīng)用范圍，具有很好的應(yīng)用前景。