1 引言
　　隨著信息技術革命的深入和計算機技術的飛速發展，低速、低可靠性的單片機以及小規模的集成電路已經越來越不能滿足需要，正逐漸被DSP與可編程邏輯器件（如FPGA、CPLD）所取代。一方面，數字信號處理技術逐漸地發展成為一門關鍵的技術學科，而DSP芯片由于集成度高、運算速度快、性能穩定等特點，極大地促進了數字信號處理技術，也使其在數字信號處理的應用領域得到了極大的拓展；另一方面，電子系統集成化程度的提高，不僅可使系統的體積變小、重量減輕、功耗降低，更重要的是可使系統的可靠性大大地提高，因此電子系統日趨數字化、復雜化和大規模集成化。而由于可編程邏輯器件（如FPGA、CPLD）是一種數字集成電路的半成品，在其芯片上按一定排列方式集成了大量的門和觸發器等基本邏輯元件，利用某種開發工具對其進行加工，即按設計要求將這些片內的元件連接起來（此過程稱為編程），就能使其完成某個邏輯電路或系統的功能，成為一個可在實際電子系統中使用的專用集成電路，這樣就使得集成電路的體積大大地縮小，電路的集成規模也大大地提高。因此，DSP與可編程邏輯器件已經越來越廣泛地應用于當今各個領域中。
　　2 系統組成及芯片介紹
　　該雷達模擬系統對真實雷達的整個操作和探測實施過程進行了全仿真，能與雷達本機完全脫離，并能夠對錯誤操作情況作出實時提示及對訓練結果進行定量成績評估。該系統主要由兩個分系統構成，一個是在主控計算機上的軟件模擬分系統；另一個是在主機柜方面的硬件模擬分系統，它包括了實現全仿真效果所需的全部硬件電路以及相應的軟件控制程序。其中數字電路部分是以TI公司的TMS320C32式浮點DSP芯片為主控制芯片，與ALTERA公司的可編程邏輯陣列FLEX 10K系列器件組成核心控制系統，采用C語言作DSP的軟件開發程序。DSP芯片完成數據的采集、處理以及通訊，FPGA中集成了實現雷達模擬系統功能的各種模塊，而所需的輸出波形由獨立的模擬電路完成。
　　TI公司的TMS320C32式浮點DSP芯片是一個性能價格比比較高的浮點處理器，為用戶提供了豐富的硬件與軟件資源。它的主要特點包括：哈佛結構、流水線操作、專用的硬件乘法器、特殊的DSP指令、快速的指令周期等，這些特點使其可以實現快速的DSP運算，并使大部分運算（如乘法）能在一個指令周期內完成。而且該DSP芯片是軟件可編程器件，具有通用微處理器的方便靈活等特點。
　　ALTERA公司的FLEX 10K系列器件是業界第一塊嵌入式可編程邏輯器件，它基于可重復配置的CMOS SRAM工藝，為柔性邏輯元素陣列架構，使用通用的門海架構來實現一般性的邏輯功能，同時采用專用的硅片來實現規模較大的專用功能。和標準的門陣列比較，由于嵌入式功能在硅片上實現，因此所需的硅片面積更小，系統速度更高。FLEX 10K系列器件不僅能夠提供高密度、高速度和系統集成功能，并且在單個器件內部包含多重32比特總線、6144比特的RAM空間，還支持串行與并行兩種配置方式以及JTAG模式的在線仿真，這些特點使得FLEX 10K系列器件成為目前應用最為廣泛的可編程邏輯器件之一。
　　3 硬件實現
　　在硬件模擬分系統中，主要使用的開發工具是MaxplusII可編程邏輯開發軟件。MaxplusII提供了一種與結構無關的設計環境，使應用ALTERA公司通用FPGA的設計者能夠方便地進行設計輸入、快速處理和器件編程。MaxplusII提供了全面的邏輯設計能力，可將文本、圖形和波形等設計輸入方法任意組合建立起有層次的單器件或多器件設計。MaxplusII編譯器（compiler）完成最小化和邏輯綜合，把設計裝配成一個或多個器件并產生編程數據；還可進行設計校驗，包括功能仿真、定時仿真、影響速度的關鍵路徑的延時預測以及多系列器件交叉的多器件仿真。Compiler的Fitter（適配）模塊應用試探法把經過綜合的設計最恰當地用一個或多個器件實現。這種自動適配功能使設計者得以從繁瑣的布局與布線工作中解脫出來。綜上所述，以MaxplusII為EDA軟件工具，周期短、集成度高、價格合適、可實現強大的邏輯功能。因此，用MaxplusII可編程邏輯開發軟件來完成FPGA內部的邏輯模塊。并且，由于這些邏輯模塊都是在FPGA中實現，所以這些模塊都具有很高的可移植性與易維護性，修改也非常方便，并且減少了電路板面積，使電路的集成度大大地提高。
　　硬件模擬分系統是整個雷達模擬系統的核心部分，主要完成真實雷達系統中主機柜的全部功能，包括數據的采集、處理、與主控計算機之間的通信以及操作過程中各種狀態信息的讀取等。其系統總體結構框圖如圖1所示：
　　其中，TMS320C32式浮點DSP芯片為主控制芯片，而FPGA為核心芯片。為了完成雷達模擬功能，主要在FPGA中作出了串口通信、狀態讀取、顯示控制等8個功能模塊。這些模塊與DSP進行數據交換，分別完成各自的模擬功能，然后通過相應的軟件控制DSP的工作狀態，進而通過DSP實現對這些功能模塊的完全控制。限于篇幅，對于各個模塊的具體工作過程不再贅述。
　　4 軟件實現
　　在硬件模擬分系統中，采用Code Composer作為DSP芯片的開發軟件。Code Composer是TI公司提供的一款功能非常強大的DSP軟件開發工具，它提供配置、建立、調試、跟蹤和分析程序的功能，便于實時、嵌入式信號處理程序的編寫和調試。它能夠加速開發過程，減少開發周期，提高工作效率。此外，它不僅支持匯編語言開發，還支持C語言開發以及C語言與匯編語言的混合開發，而其中最后一種方法是目前DSP軟件以及其他嵌入式處理軟件的最流行和效率最高的方式。Code Composer由代碼生成工具、集成開發環境、調試分析工具等幾個主要部分組成，其中代碼生成工具奠定了CCS所提供的開發環境的基礎。
　　這里，使用C語言作為DSP芯片的軟件開發語言。當系統上電后，DSP首先進行各種狀態的初始化及設置工作模式，其中重要的是對定時器中斷及外部中斷的初始化設置。然后讀取主機柜面板上的初始位置信息，接著進入主程序的查詢狀態，每隔一段時間就查詢一次主機柜面板上各種狀態值是否發生變化。如果有變化發生，則進行相應的處理。
　　以串口通信中斷程序的工作過程為例。通過該程序控制可以FPGA中所作的串口通信模塊與主控計算機進行通信，波特率已經在模塊中設定。在接收模式下，該中斷程序將接收的數據送入模塊，然后該模塊能夠自動比較接收到的數據是否為同步字符。如果是，則從接收到同步字符以后，每接收完一幀數據產生一次中斷，CPU響應中斷后，讀取接收到的字符。全部接收完畢后，清除同步字符接收到標志，則該模塊回到接收到同步字符前的狀態。在發送模式下，CPU向該模塊寫入一個8位數據，則在自動添加起、停位與奇偶校驗位后串行發送。發送完畢后，產生一次串口中斷，響應中斷后，將下一次要發送的數據寫入該模塊即可。部分程序如下所示：
　　unsigned int comtemp=0;
　　unsigned int RandT=0，rr=0，tt=0;
　　if（RandT==0） /*****接收*****/
　　{
　　jieshou=1;
　　receive［rr］=*T_rdcom&0xff; /***接收到的數據***/
　　rr++;
　　if（rr==6）
　　{ rr=0; *T_cleartbt=0; jieshou=0; rcli=1;}
　　}
　　else /*****發送*****/
　　{
　　if（tt==9）
　　{
　　tt=0; rr=0; RandT=0; fashong=0;
　　if（facom！=0）
　　{
　　fasnum［facom］=0; wait=0;
　　}
　　facom=99;
　　*T_rns=0;
　　return;
　　}
　　comtemp=（facom*9）+tt;
　　*T_wrcom=trans［comtemp］; /***發送的數據***/
　　tt++;
　　}
　　程序中數據傳送具有一定的規范，要滿足通信協議。當其與主控計算機進行通信時，數據到達接收方后，接收方應該根據通行協議判別發送方的數據，具體過程在此不再贅述。
　　5 結論
　　綜上所述，通過雷達模擬系統的實例可以看出，由DSP芯片和FPGA可編程邏輯器件所組成的核心控制系統，外圍電路少，運算速度快。正是由于DSP具有運算速度快、性能穩定等特點，以及可編程邏輯器件集成度高等優點，使DSP與FPGA在數字電子設計中得到越來越廣泛的應用。
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