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學習 Verilog HDL 和 FPGA 之間，始終會出現一組群體，他們都是徘徊在學習的邊緣。在他們的心中一直回響著這樣的一個問題：“我在學什么，為什么不管我怎么學，我都沒有實感 ... ” 沒錯這就是初學 Verilog HDL + FPGA 的心聲。在眾多的 Verilog HDL 參考書，隱隱約約會會出現這樣的一個“建模”。建模在 VerilogHDL 的世界里是一個重要的基礎，筆者始終無法明白，為什么參考書們怎么都不甘情愿的好好描述它們。“建模”顧名思義就是“模塊建立”的省略。FPGA 的邏輯資源，好比樂高的積木，要組合樂高就是需要工具，那 Verilog HDL 就是 FPGA 建模的工具。
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