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摘要：在數字電路的設計中，時序設計是一個系統性能的主要標志，在高層次設計方法中，對時序控制的抽象度也相應提高，因此在設計中較難把握，但在理解 RTL 電路時序模型的基礎上，采用合理的設計方法在設計復雜數字系統是行之有效的，通過許多設計實例證明采用這種方式可以使電路的后仿真通過率大大提高，并且系統的工作頻率可以達到一個較高水平。
關鍵詞：FPGA 數字電路 時序 時延路徑 建立時間 保持時間
1 數字電路設計中的幾個基本概念： 1.1 建立時間和保持時間：建立時間（setup time）是指在觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間，如果建立時間不夠，數據將不能在這個時鐘上升沿被打入觸發器；保持時間（hold time）是指在觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間， 如果保持時間不夠，數據同樣不能被打入觸發器。 如圖 1 。 數據穩定傳輸必須滿足建立和保持時間的要求，當然在一些情況下，建立時間和保持時間的值可以為零。 PLD/FPGA開發軟件可以自動計算兩個相關輸入的建立和保持時間（如圖 2）
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