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文中基于2.5 GB/s的高速型數(shù)據(jù)收發(fā)器模型，采用SMIC 0.18 um雙半速率CMOS時鐘進(jìn)行數(shù)據(jù)的恢復(fù)處理。設(shè)計CMOS時鐘主要包含：提供數(shù)據(jù)恢復(fù)所需等相位間隔參考時鐘的1.25 GHz、16相頻鎖相環(huán)電路；采用電流邏輯模式前端電路構(gòu)成的復(fù)用CDR環(huán)路；濾除亞穩(wěn)態(tài)時鐘的采樣超前、滯后鑒相器；選擇時鐘與相位插值的控制時鐘電路，以及基于折半、順序查詢算法的數(shù)字濾波電路。并對時鐘進(jìn)行數(shù)模混合仿真檢測，測試結(jié)果表明：電路對于2.5 GB/s的差分輸入數(shù)據(jù)，可快速高效完成數(shù)據(jù)恢復(fù)和時鐘定時復(fù)位，具備極高的開發(fā)與應(yīng)用前景。
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