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PIC低功耗設(shè)計方法
CMOS電路的功耗來源
影響功耗的因素
低功耗設(shè)計方法
工藝級的優(yōu)化技術(shù)
版圖和晶體管級的優(yōu)化技術(shù)
RTL級和邏輯級的優(yōu)化技術(shù)
系統(tǒng)級的優(yōu)化技術(shù)
采用HDL的低功耗設(shè)計流程
在數(shù)字CMOS電路中，功耗是由三部分構(gòu)成的
PTotal=Pdynamic+Pshort+ Pleakage
Pdynamic是電路翻轉(zhuǎn)時產(chǎn)生的動態(tài)功耗
Pshort是P管和N管同時導(dǎo)通時產(chǎn)生的短路功耗
Pleakage是由擴散區(qū)和襯底之間的反向偏置漏電流引起的靜態(tài)功耗
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