隨著大規模集成電路技術、信號分析與處理技術及嵌入式微處理器軟硬件技術的迅速發展，現代電子測量技術與儀器領域也在不斷探討新的儀器結構和新的測試理論及方法。集數字存儲示波器、數字萬用表、頻率計三者功能于一體的便攜式數字存儲示波表正代表了當代電子測量儀器發展的一種新趨勢。便攜式數字存儲示波表具有體積小、重量輕、成本低、不需交流供電、可靠性高、使用簡便等一系列特性，非常適合于使用在有電源、空間、運輸等條件限制的環境下。
　　便攜式數字存儲示波表集A/D技術、ASIC技術、DSP技術、LCD顯示技術于一體，具有極高的技術含量、很強的實用性和巨大的市場潛力。目前國外已有較成熟的產品，而國內在該領域的研究尚屬起步階段。本文所述方案采用嵌入式設計技術，成功地實現了對被測信號的實時處理與分析。
　　2. 便攜式數字存儲示波表的硬件設計思想
　　2．1 硬件系統結構設計
　　便攜式數字存儲示波表硬件上主要包括模擬通道、數據采樣、數據處理、顯示控制等模塊。圖1所示為一種傳統的以微控制器（DSP）為核心的示波表結構設計方案。該方案的缺點是：系統只能將DSP做為核心控制器件，造成DSP任務繁重、接口復雜。
　　為解決上述問題，本文采用了基于DSP＋FPGA結構的嵌入式設計方案，如圖2所示。其中FPGA主要集成了以下部件：
　　
　　（1） 2K字節的FIFO及FIFO控制器：FIFO用來緩存高速ADC采集的信號數據。系統無有效觸發信號時FIFO工作在環形方式，

　　不斷寫入ADC送來的采樣數據；當觸發信號有效后，FIFO工作在桶形方式，FIFO控制器將根據DSP預先寫入的預觸發/后觸發時間 控制字設置FIFO讀指針位置，一旦FIFO寫滿后就停止寫入，并由FIFO控制器通知DSP取走這一屏的采樣數據；
　?。?） 2K字節的顯示緩存：用以緩存從DSP送來的LCD顯示數據，并等待LCD控制器取走送LCD顯示；
　　（3） 外圍控制器部分：
　　a. 測頻測周電路：接收模擬通道送來的整形后的測量信號，測得被測信號的頻率/周期值并等待DSP讀取；
　　b. 采樣頻率控制電路：根據DSP寫入的控制字分別控制ADC采樣頻率及FIFO寫頻率，以最大限度地利用有限的FIFO空間實現寬頻采樣；
　　c. 觸發仲裁：確定是否抑制模擬通道送來的觸發信號；
　　d. 總線仲裁：對DSP產生的地址信號及控制信號進行譯碼以完成對外部設備的操作，并負責協調FIFO和顯示緩沖可能存在的讀/寫沖突；
　　e. LCD控制器：產生LCD顯示所需的各種時序信號，并負責從顯示緩存中讀取數據送LCD顯示屏；
　　可見，本設計將除模擬通道、ADC、DSP及LCD顯示屏之外的絕大部分功能部件都集成在FPGA內部。FPGA硬件在解析DSP預先寫入的少量控制字后即可自動完成數據采樣、信號頻率/周期測量以及波形顯示等底層控制功能，而DSP則被解放出來主要負責數據編碼、波形恢復及人機界面等上層數據的控制處理。
　　總之，為最大限度地充分發揮可編程ASIC芯片在嵌入系統設計中的作用，本設計使用FPGA分擔部分系統控制任務，使DSP能夠更好、更有效地發揮其數據處理的特長；同時，FPGA的使用使系統中分立功能部件大大減少，也有效地縮減了系統的體積和功耗，增加了系統的可靠性。