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Cadence高速PCB的時序分析：列位看觀，在上一次的連載中，我們介紹了什么是時序電路，時序分析的兩種分類（同步和異步），并講述了一些關于SDRAM 的基本概念。這一次的連載中，我們將介紹什么是定時問題，怎樣保證接收端的建立和保持時間。
信號經過傳輸線到達接收端之后，必須滿足建立時間和保持時間這兩個時序參數，它們
由接收器本身的特性決定，可以從芯片的數據手冊中獲得。時鐘沿有效時，要求數據必須已經存在一段時間，這就是器件需要的建立時間（Setup Time）；而時鐘邊沿觸發之后，數據還必須要繼續保持一段時間，以便能穩定的讀取，這就是器件需要的保持時間（Hold Time）。數據信號在時鐘沿觸發前后持續的時間必須分別都要超過建立和保持時間，否則接收端可能不能正確地采樣到數據，setup/hold 時間是時序問題產生的根源。
我們分析DSP 讀取SDRAM 數據時怎樣才能滿足DSP 的建立和保持時間。不管列位看
觀在哪篇文獻里看到了哪樣的定時數學公式，請你將它遺忘。我們從來不需要死記硬背任何的數學公式，我們要的是聰明的分析頭腦。
圖6 為DSP 讀取SDRAM 數據的定時，很明顯，DSP 在ECLKOUT 的上升沿采樣數據，
圖6 中的時間6 和時間7 分別是建立和保持時間，查TMS320C6713 數據手冊獲知建立時間
最小為1.5ns，保持時間最小為2.5ns。
信號經過傳輸線到達接收端之后，必須滿足建立時間和保持時間這兩個時序參數，它們
由接收器本身的特性決定，可以從芯片的數據手冊中獲得。時鐘沿有效時，要求數據必須已經存在一段時間，這就是器件需要的建立時間（Setup Time）；而時鐘邊沿觸發之后，數據還必須要繼續保持一段時間，以便能穩定的讀取，這就是器件需要的保持時間（Hold Time）。數據信號在時鐘沿觸發前后持續的時間必須分別都要超過建立和保持時間，否則接收端可能不能正確地采樣到數據，setup/hold 時間是時序問題產生的根源。
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