以QuartusII13.0EDA軟件為例，介紹Verilog文本輸入的EDA設計流程。

1．首先在D盤或G盤等新建一個文件夾，用英文字母命名，例如建立文件夾SY1。

FPGA工程目錄 ： dev： 工程建立在此文件夾，工程設置

core:IP核保存區

src：用戶代碼保存區

sim：testbench仿真測試文件

doc：設計參考文檔

然后打開QuartusII軟件，選擇File/New Project Wizard，指定工作目錄，指定工程和頂層設計實體；注意：工作目錄名不能有中文。如圖4-3所示。

圖4-3 新建工程 圖4-4 添加設計文件

2．添加設計文件。將設計文件加入工程中。單擊“Next”，如果有已經建立好的Verilog等文件可以在File name中選擇路徑然后添加，或者選擇Add All添加所有可以添加的設計文件（.VHDL ，.Verilog原理圖等）。如果沒有直接點擊“Next”，等建立好工程后再添加也可，這里我們暫不添加，如圖4-4所示。

3．選擇FPGA器件。EP4CE22F17C8器件選擇如下：（Family選擇CycloneⅣE，Available device選EP4CE22F17C8，Packge選擇FBGA，PinCount 選擇256，Speedgrade選擇8）；EP3C80F484C8器件選擇如下：（Family選擇CycloneIII，Available device選EP3C80F484C8，Packge選擇FBGA，PinCount 選擇484，Speedgrade選擇8）；筆者至今就用過這兩種。如圖4-5所示，點擊“Next”。

圖4-5 選擇器件 圖4-6 選擇仿真器

4．選擇外部綜合器、仿真器和時序分析器。Quartus II支持外部工具， Quartus II 9.1以上版本軟件沒有自帶的仿真工具， simulation選擇Modelsim-Altera， Format:Verilog，則采用Modelsim仿真，如圖4-6所示，選擇完畢后，單擊“Next”。

單擊“Next”，彈出“工程設置統計”窗口，上面列出了工程的相關設置情況。最后單擊“Finish”，結束工程設置。

5．新建原理圖/文本文件。如果在建立工程時沒有添加設計文件，這時需要新建文件。點擊“file”點擊“new”選擇，如果選擇原理圖輸入，選擇BlockDiaqram/Schematic File，如圖4-7所示。如果選擇Verilog文本輸入，選擇Verilog HDL File，如圖4-8。

圖4-7 新建原理圖文件 圖4-7 新建VHDL文本文件

6．點擊“保存”，原理圖或Verilog文本文件就被添加進工程當中。

7．Verilog文本設計。

文本設計時，輸入相應的Verilog程序，并保存，要格外注意保存的文件名與頂層文件module名保持一致。

8．編譯。點擊Processing/StartCompilation，進行編譯。如果編譯錯誤，重新檢查和修改原理圖或Verilog程序，保存并再次編譯，提示編譯成功后，開始進行管腳鎖定和下載。

圖4-13 管腳鎖定

10．管腳鎖定方法一：管腳鎖定信息如圖4-13所示，選擇Assignments/PinPlanner進行管腳鎖定，鎖定所有的輸入輸出管腳。

管腳鎖定方法二：見下次博客文檔。

11．管腳鎖定完成后，再次進行全局編譯（包括綜合、適配），點擊Processing/StartCompilation。

12. 全局編譯完成，查看軟件下方是否有編譯錯誤。查看綜合后RTL視圖方法如圖：

13．下載到EDA實驗平臺中。下載可以選擇JTAG方式和AS方式（JTAG下載方式把文件直接下載到FPGA里面，AS下載方式把文件下載到配置芯片里面，因此可以掉電存儲）。選擇Tool/Programmer，選擇JTAG下載方式，選擇Add File，添加.sof文件（AS下載選擇.pof文件）并選中Program/Configure，點擊“Start”后開始下載。第一次使用下載時，首先點擊“HardwareSetup.。。”，打開Hardware Setup對話框，然后點擊Add Hardware，選擇usbblaster后單擊”Select Hardware”，選擇下載形式為usb blaster。

14. 在做Quartus II工程時必須將未分配的管腳置為三態輸入。Quartus II --》 Assignments --》 Device…--》 Device --》 Device & PinOptions… --》 Unused Pins --》 Reserve all unusedpins ： AS input tri-stated。如未將未分配管腳置為三態輸入，將可能導致主芯片或外圍芯片損壞。