8237 可編程DMA控制器 altera提供
2012-08-10 18:09:17
有誰需要ALTERA的ip核,qq57694560,cjfwindy@163.com [此貼子已經(jīng)被作者于2009-10-14 14:26:18編輯過]
2008-11-16 19:50:33
我用的是CYCLONEIII的芯片,定制DDR2 IP核,之后直接用SINALTAP進行信號抓取,發(fā)現(xiàn)無法讀寫的原因是local_init_done 一直為低,就像XILINX里
2013-04-27 09:46:54
本帖最后由 dybttkl 于 2015-11-1 13:26 編輯
用的cycloneiii 里面的ddr2 ip核。感覺網(wǎng)上的資料很少,仿真的倒很多,但是真正到用戶接口那段時序的解釋卻一個也沒有。為何沒人寫個教程
2015-11-01 13:24:54
模塊轉(zhuǎn)換方向(FFT/IFFT)可指定。?易于使用的IP工具臺(Toolbench)接口。?Altera支持的VHDL和Verflog HDL仿真器上的IP功能仿真模型。2.特點FFT 2.0.0版具有
2012-08-13 14:34:06
研究了很久,實在弄不出來了,有沒有人用過Altera的PCIe IP核???急求!!!謝謝!!!求大神幫忙......
2016-05-26 09:12:33
小弟用的quartus ii軟件,調(diào)用altera公司的一個乘法器lpm_mult,無結(jié)果輸出,是不是調(diào)用的IP核都要收費呢,有沒有辦法破解呢????
2015-06-05 11:23:31
以下主題概述了Altera的外部內(nèi)存接口解決方案。
Altera提供最快、最高效、延遲最低的內(nèi)存接口IP核。Altera的外部存儲器接口IP設(shè)計用于方便地與當(dāng)今更高速的存儲器設(shè)備接口。
Altera
2023-09-26 07:38:12
語言編寫的浮點矩陣相乘處理單元[1],其關(guān)鍵技術(shù)是乘累加單元的設(shè)計,這樣設(shè)計的硬件,其性能依賴于設(shè)計者的編程水平。此外,F(xiàn)PGA廠商也推出了一定規(guī)模的浮點矩陣運算IP核[2],雖然此IP核應(yīng)用了本廠家的器件,并經(jīng)過專業(yè)調(diào)試和硬件實測,性能穩(wěn)定且優(yōu)于手寫代碼,但仍可對其進行改進,以進一步提高運算速度。
2019-08-22 06:41:38
Altera系列FPGA芯片IP核詳解
2020-06-28 13:51:01
Altera_IP核,僅供參考
2016-08-24 16:57:15
實現(xiàn)特權(quán)同學(xué)的例程 特權(quán)FPGA VIP視頻圖像開發(fā)套件例程詳解2——DDR2控制器讀寫測試 時,進行IP核配置時,進入下一步配置參數(shù)時,變成黑屏重裝軟件也不行
2018-01-24 08:23:17
IP核生成文件:XilinxAlteraIP 核生成文件:(Xilinx/Altera同) IP 核生成器生成ip 后有兩個文件對我們比較有用,假設(shè)生成了一個 asyn_fifo 的核,則
2012-08-12 12:21:36
本帖最后由 eehome 于 2013-1-5 09:59 編輯
IP核簡介IP核是指:將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊,如FIR濾波器、SDRAM控制器、PCI接口等等設(shè)計成可修改
2011-07-06 14:15:52
IP核簡介IP核是指:將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊,如FIR濾波器、SDRAM控制器、PCI接口等等設(shè)計成可修改參數(shù)的模塊,讓其它用戶可以直接調(diào)用這些模塊,以避免重復(fù)勞動。隨著CPLD
2011-07-15 14:46:14
實現(xiàn)特權(quán)同學(xué)的例程 特權(quán)FPGA VIP視頻圖像開發(fā)套件例程詳解2——DDR2控制器讀寫測試 時,進行IP核配置時,進入下一步配置參數(shù)時,變成黑屏重裝了軟件也不行,到這個頁面還是黑屏,軟件版本是13.0
2019-05-17 06:35:42
使用altera的FFTIP核的可變流結(jié)構(gòu)進行FFT時,輸出為什么跟實際情況是倍數(shù)關(guān)系
2016-09-20 19:18:10
最近在使用altera的FIR IP核做半帶濾波器,quartus ii軟件也破解了,firIP核也破解了,modelsin仿真也通過了,但是下載不了.sof文件到開發(fā)板,大家有用FIR IP核成功實現(xiàn)下板的經(jīng)驗嗎,求大神指點呀。謝謝!
2018-05-11 16:01:15
altera公司IP核使用手冊
2012-08-15 13:11:24
altera公司IP核使用手冊,分享給想學(xué)習(xí)altera公司FPGA的IP核使用的親們~~
2013-02-16 22:40:19
問題:采用altera公司的ep4ce6e22c8控制器的一對差分引腳實現(xiàn)差分輸入輸出配置功能嘗試方法:嘗試配置LVDS IP核,但發(fā)現(xiàn)只有單獨的輸入輸出,如圖
2019-10-20 22:13:05
機制對當(dāng)前變長分組骨干網(wǎng)的流量控制還是具有重要的參考價值,所以有必要對ATM的流量控制及其實現(xiàn)方式進行深入的研究。 IP核是一段具有特定電路功能的硬件描述語言代碼,該程序與集成電路工藝無關(guān),因而
2011-09-27 11:54:25
CAN控制器IP核(可直接在Nios II中使用)
2016-08-24 16:54:21
為任意或所有DDR3 SDRAM器件提供單獨的終端阻抗控制,提高了存儲器通道的信號完整性。圖2:DDR3存儲器控制器IP核框圖DDR3存儲器控制器應(yīng)支持廣泛的存儲器速率和配置,以滿足各種應(yīng)用需求。例如
2019-05-24 05:00:34
在quartus2中創(chuàng)建了一個DDR2 控制器的ip核 ,但是在選擇 DDR型號的時候,找不到我要用的DDR芯片信號 怎么辦?選擇了一個DDR芯片將它的行列bits數(shù)改了之后 發(fā)現(xiàn) 內(nèi)存大小又不對 。求解答
2017-09-19 14:50:23
EVL6562A-35WFLB,評估板使用L6562A 35W寬范圍高功率因數(shù)反激式轉(zhuǎn)換器。它描述了基于過渡模式PFC控制器L6562A的產(chǎn)品評估板,并展示了其臺架演示的結(jié)果。該板是35 W,寬范圍
2019-10-11 08:40:07
的SOPC系統(tǒng)中設(shè)計了LCD顯示驅(qū)動IP核,并下載到Cyclone系列的FPGA中,實現(xiàn)了對LCD的顯示驅(qū)動。
2019-08-06 08:29:14
Rockchip I2C控制器支持哪些功能?
2022-03-02 09:56:27
(Intellectual Property Core)。本文介紹USB 2.0設(shè)備控制器IP中的AHB接口部分設(shè)計。1設(shè)計概述1.1協(xié)議概述 設(shè)計前首先需要了解USB和AHB數(shù)據(jù)傳輸?shù)奶攸c
2019-05-13 07:00:04
大家好,有沒有誰比較熟悉ALTERA公司的VIP系列ip核,我們用該系列IP核中的某些模塊(主要是scaler和interlacer)來實現(xiàn)高清圖像轉(zhuǎn)標(biāo)清圖像(具體就是1080p50轉(zhuǎn)576i30
2015-04-13 14:12:18
你好任何人都可以指導(dǎo)我,Xilinx ISE中的DDR控制器是否有任何IP實現(xiàn)。如果沒有如何實現(xiàn)DDR控制器以上來自于谷歌翻譯以下為原文Hi can any one guide me
2019-02-27 12:13:51
大家好,應(yīng)用altera Cyclone V外接DDR3,啟用HMC實現(xiàn)硬核控制,IP核在設(shè)計生成時出現(xiàn)如下錯誤:Error: Error during execution of script
2018-04-25 10:28:52
請教各位大神,小弟剛學(xué)FPGA,現(xiàn)在在用spartan-3E的板子,想用上面的DDR SDRAM進行簡單的讀寫,用MIG生成DDR核之后出現(xiàn)了很多引腳,看了一些資料也不是很清楚,不知道怎么使用生成的這個IP核控制器來進行讀寫,希望大神們稍作指點
2013-06-20 20:43:56
modelsim 仿真 altera IP核(ROM,RAM實例)急求大神們ROM和RAM 的綜合仿真代碼
2015-11-19 21:02:57
2.5MHz 振幅0-5V 的正弦信號,請問 data 端口應(yīng)該輸入怎樣的信號?如果有Altera IP核相關(guān)的詳解資料推薦下更好。多謝了。
2014-10-28 12:34:41
本文和設(shè)計代碼由FPGA愛好者小梅哥編寫,未經(jīng)作者許可,本文僅允許網(wǎng)絡(luò)論壇復(fù)制轉(zhuǎn)載,且轉(zhuǎn)載時請標(biāo)明原作者。Altera DDR2控制器使用IP的方式實現(xiàn),一般很少自己寫控制器代碼。ddr22
2020-02-25 18:33:00
本文介紹一款USB OTG IP核的設(shè)計與實現(xiàn),該設(shè)備控制器可作為IP核用于SoC系統(tǒng)中,完成與主機控制器的通信,并能與普通的USB從設(shè)備進行通信。
2021-04-29 06:47:00
在較大工程中由于其局限性使用的越來越少,不推薦再學(xué)習(xí);Verilog HDL為當(dāng)今主流的設(shè)計方式;用IP核代替用戶自己設(shè)計的邏輯,可以大大縮短開發(fā)周期,提供更加有效的邏輯綜合和實現(xiàn)。Altera IP
2019-03-04 06:35:13
的DDR2控制器IP核模塊進行讀寫操作。每1.78秒執(zhí)行一次DDR2的寫入和讀出操作。先是從0地址開始遍歷寫256*64bits數(shù)據(jù)到DDR2的地址0-1023中;在執(zhí)行完寫入后,執(zhí)行一次相同地址的讀
2016-10-08 17:05:55
`例說FPGA連載41:DDR控制器集成與讀寫測試之DDR2 IP核接口描述特權(quán)同學(xué),版權(quán)所有配套例程和更多資料下載鏈接:http://pan.baidu.com/s/1c0nf6Qc 如圖
2016-10-27 16:36:58
用 quartus 生成一個ddr2的ip核,選擇了生成仿真模型,但生成不了,文件目錄下沒有example.v,只有一個對應(yīng) 的sdc文件 。 另外生成報告里還有 一個warning ,,求指導(dǎo)
2017-09-07 11:48:09
想問下 怎樣 用 Altera DE2C35F672C6 進行視頻圖像采集。一個攝像頭采集,一個液晶顯示采集的圖像?謝謝各位啊 新手不會,希望能附上工程{:4:}
2012-04-27 21:57:13
Altera系列FPGA芯片IP核詳解
2016-08-19 17:24:48
`勇敢的芯伴你玩轉(zhuǎn)Altera FPGA連載63:PLL IP核創(chuàng)建于配置特權(quán)同學(xué),版權(quán)所有配套例程和更多資料下載鏈接:http://pan.baidu.com/s/1i5LMUUD 可以復(fù)制上一個
2018-04-20 21:45:06
;nbsp;IP碎片;FPGA;RLDRAM控制器;最大傳輸單元;Abstract:In order to secure the&
2008-10-07 11:01:03
工具,經(jīng)面向硬件電路的仿真驗證,本文的方法可實現(xiàn)OC-48接口(2.5Gb/s)上線速分組的IP碎片重組,并具有硬件開銷小,可擴展性好的特點。關(guān)鍵詞: IP碎片;FPGA;RLDRAM控制器;最大傳輸
2008-10-07 11:00:19
PCI接口控制器兆核函數(shù)(即接口IP)及相關(guān)測試平臺,通過選擇合適的芯片速度,可以滿足運行在33MHz或66MHzPCI時鐘下的時序要求,支持Altera的Stratix II、Stratix
2018-12-04 10:35:21
引言隨著半導(dǎo)體技術(shù)的發(fā)展,深亞微米工藝加工技術(shù)允許開發(fā)上百萬門級的單芯片,已能夠?qū)⑾到y(tǒng)級設(shè)計集成到單個芯片中即實現(xiàn)片上系統(tǒng)SoC。IP核的復(fù)用是SoC設(shè)計的關(guān)鍵,但困難在于缺乏IP核與系統(tǒng)的接口標(biāo)準(zhǔn)
2019-06-11 05:00:07
Viterbi譯碼的基本過程,接著根據(jù)Viterbi譯碼器IP核的特點,分別詳細(xì)介紹了并行結(jié)構(gòu)、混合結(jié)構(gòu)和基于混合結(jié)構(gòu)的增信刪余3種Viterbi譯碼器IP核的主要性能和使用方法,并通過應(yīng)用實例給出了譯碼器IP
2010-04-26 16:08:39
此提供了新的解決方案。IP核(IP Core)是具有特定電路功能的硬件描述語言程序,可較方便地進行修改和定制,以提高設(shè)計效率[3]。本文研究了基于FPGA的數(shù)據(jù)采集控制器IP 核的設(shè)計方案和實現(xiàn)方法,該IP核既可以應(yīng)用在獨立IC芯片上,還可作為合成系統(tǒng)的子模塊直接調(diào)用,實現(xiàn)IP核的復(fù)用。
2019-07-09 07:23:09
的CycloneIIEP2C35芯片上集成了NiosII軟核,相關(guān)的外圍控制器和自定義的電機控制模塊,完成了該設(shè)計的驗證工作。1基本原理步進電機是一種把電脈沖信號變換成直線位移或角位移的執(zhí)行元件。步進
2019-05-31 05:00:07
性,因此本文選擇了PCI總線。33MHz、32位的PCI總線的數(shù)據(jù)傳輸速率最高可達(dá)133MBps, 完全可以滿足高速實時傳輸?shù)男枨蟆_x擇了Altera公司的PCI編譯器軟件包來實現(xiàn)PCI接口控制
2018-12-07 10:34:34
任務(wù)需求來定制顯示控制功能,可以增強系統(tǒng)可靠性和設(shè)計靈活性,降低了成本。目前針對LCD 顯示屏設(shè)計的控制器IP 核文章較多[1-2],但對于TFT-LCD 觸控屏設(shè)計的控制器IP 核文章較少[3],而且
2018-11-07 15:59:27
,LCD液晶顯示器憑借功耗低、體積小、輕薄及控制驅(qū)動簡單等特點,在智能儀器、儀表和低功耗電子產(chǎn)品中得到了廣泛應(yīng)用。以深圳秋田視佳實業(yè)有限公司的液晶顯示模塊CBGl28064為例,告訴大家, 如何在SOPC的NiosII中設(shè)計LCD顯示驅(qū)動IP核?實現(xiàn)了對LCD的顯示驅(qū)動。
2019-08-05 07:56:59
,以及對應(yīng)的波形圖和 Verilog HDL 實現(xiàn)。我們調(diào)取的 DDR3 SDRAM 控制器給用戶端預(yù)留了接口,我們可以通過這些預(yù)留的接口總線實現(xiàn)對該 IP 核的控制,本章節(jié)將會講解如何根據(jù)
2022-02-08 07:08:01
本文利用Altera公司的Quartus開發(fā)工具設(shè)計了一個基于Avalon總線接口的UPFC控制器IP核,以便于和NiosII組成一個完整的控制系統(tǒng)。
2021-04-08 06:25:12
我想通過JTAG在我的設(shè)計中內(nèi)部訪問寄存器。1)如何掛鉤fpga JTAG鏈?2)是否有JTAG控制器IP?我看了,沒看到一個。謝謝,弗雷德
2020-05-29 06:13:24
本文介紹的是基于RISC體系結(jié)構(gòu)的8位高速MCUIP軟核的設(shè)計與實現(xiàn),采用Verilog HDL自上而下地描述了MCUIP軟核的硬件結(jié)構(gòu),并驗證了設(shè)計的可行性和正確性。在實際硬件電路中,該IP核的運行頻率達(dá)到75MHz,可應(yīng)用于高速控制領(lǐng)域。
2021-04-19 07:28:21
請問誰手里還有原來ip-extreme免費版本的coldfire for altera軟核,能否分享給我一份?
2021-06-21 06:25:01
1、建立工程,2、調(diào)用DDR2 ip核。3、設(shè)置參數(shù),選擇如上圖。其余保持默認(rèn)。生成IP4、選擇ddr2_phy_ddr_timing.sdc、ddr2
2014-11-01 20:50:15
本人想使用altera的以太網(wǎng)IP核tse核,發(fā)現(xiàn)Quartus里面并沒有告訴怎樣控制這個核。請問大家是怎樣控制這個IP核的呢?完全用Verilog代碼編寫控制程序,好像很復(fù)雜呀,難道只能通過NiosII軟核嗎
2015-01-22 14:55:31
很多FPGA工程師陶醉于用硬件描述語言搞定龐大的邏輯難題,面對復(fù)雜的TCP/IP 協(xié)議時卻素手無策,怎么辦? 方案1、用ALTERA的NIOS II+免費的以太網(wǎng)第三方軟核,搞定!速度達(dá)到
2014-12-16 16:11:47
pc和一款控制器通過網(wǎng)線連接,arp-a命令查詢不到局域網(wǎng)內(nèi)有控制器的ip,請問有沒有什么方法可以查詢到控制器的ip地址?
2021-06-18 10:53:37
數(shù)學(xué)運算(乘法器、除法器、浮點運算器等)、信號處理(FFT、DFT、DDS等)。IP核類似編程中的函數(shù)庫(例如C語言中的printf()函數(shù)),可以直接調(diào)用,非常方便,大大加快了開發(fā)速度。使用Verilog調(diào)用IP
2018-05-16 11:42:55
請問Altera RAM IP核怎么使用?
2022-01-18 06:59:33
本文介紹的在電能質(zhì)量監(jiān)測系統(tǒng)中信號采集模塊控制器的 IP核,是采用硬件描述語言來實現(xiàn)的。
2021-04-08 06:33:16
如題,調(diào)用altera公司的FFT IP核,用的是13.1版本,將modulsim仿真的結(jié)果輸入到matlab畫出頻譜圖,功能仿真結(jié)果沒有問題,但門級仿真中除了原頻率信息外,出現(xiàn)了很多不存在的頻率
2018-08-28 20:43:56
系統(tǒng)級設(shè)計,設(shè)計人員現(xiàn)在使用SOPC Builder工具時,可以選擇Freescale?、ARM?或者Altera軟核處理器以及50多種其他的知識產(chǎn)權(quán)(IP)模塊。 &
2008-06-17 11:40:12
IP核的Verilog程序進行綜合時,可選用Altera公司的CycloneIIEP2C35評估板。該板有33216個邏輯單元,105個M4k存儲模塊,35個18×18乘法單元,4個PLL和475個I
2019-06-03 05:00:05
,我國也迫切需要發(fā)展自己的IP核。本文針對I2C的主方式串行擴展通信的特點,詳細(xì)給出設(shè)計過程和結(jié)果。1 IP核簡介 IP核是指:將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊,如FIR濾波器、SDRAM
2019-04-12 07:00:09
統(tǒng)一潮流控制器淵UPFC冤是柔性交流輸電系統(tǒng)淵FACTS冤的一種,其核心是控制系統(tǒng)設(shè)計遙文中根據(jù)正弦脈寬調(diào)制原理,并針對軟件和硬件實現(xiàn)正弦調(diào)制波形所存在的不同缺點,提
2009-03-07 10:07:08
15 本文介紹一款USB 設(shè)備控制器IP CORE 的設(shè)計與實現(xiàn)。論文首先介紹了USB 設(shè)備控制器的設(shè)計原理,模塊劃分及每個模塊的功能。然后介紹了該IP CORE 在ModelsimSE 中的功能仿真及FPGA 驗證結(jié)
2009-08-06 11:39:00
8 本文以改善UPFC 動態(tài)性能為出發(fā)點,指出了UPFC 研究中存在的問題:1 目前針對UPFC 系統(tǒng)所建立的模型不完整,使得控制系統(tǒng)設(shè)計中存在缺陷;2 沒有一個有效、合理的潮流調(diào)節(jié)器參數(shù)
2010-02-22 10:00:31
19 針對給定的UPFC 的控制目標(biāo),提出了一種在全論域范圍內(nèi)帶有自調(diào)整因子的變間距模糊 交互控制 策略,并將其應(yīng)用于UPFC 的控制系統(tǒng)設(shè)計中,減少了多個調(diào)整因子尋優(yōu)的復(fù)雜性,克服了
2011-08-11 16:51:16
26 本設(shè)計基于FPGA的彩色觸摸屏控制器能夠實現(xiàn)顏色深度為24 bit,分辨率為480×272的TFT-LCD控制和ADS7843芯片的時序控制,為后續(xù)IP核的編寫工作打下了基礎(chǔ)。
2013-01-07 11:08:20
2731 
統(tǒng)一潮流控制器(Unified Power Flow Con-troller,簡稱UPFC)是一種可以較大范圍地控制電流使之按指定路經(jīng)流動的設(shè)備,它可在保證輸電線輸送容量接近熱穩(wěn)定極限的同時又不
2020-03-19 10:00:47
1290 
本文的目的是使用基于智能控制器的 UPFC 設(shè)備提高電力系統(tǒng)的穩(wěn)定性和可靠性。 UPFC 設(shè)備在各種故障條件下由模糊邏輯控制器控制。 模糊邏輯控制器將電壓、相角等電力系統(tǒng)參數(shù)與參考值進行比較,產(chǎn)生
2021-11-29 16:04:59
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