具有 JESD204C 接口和集成采樣時鐘發(fā)生器的單通道、12 位、1.6GSPS ADC
| Sample rate (Max) (MSPS) | 1600 |
| Resolution (Bits) | 12 |
| Number of input channels | 1 |
| Interface type | JESD204B, JESD204C |
| Analog input BW (MHz) | 6000 |
| Features | Ultra High Speed |
| Rating | Catalog |
| Input range (Vp-p) | 0.8 |
| Power consumption (Typ) (mW) | 1000 |
| Architecture | Folding Interpolating |
| SNR (dB) | 57.4 |
| ENOB (Bits) | 9 |
| SFDR (dB) | 66 |
| Operating temperature range (C) | -40 to 85 |
| Input buffer | Yes |
- ADC 內(nèi)核：
- 分辨率：12 位
- 最大采樣率：1.6GSPS
- 非交錯式架構(gòu)
- 內(nèi)部抖動可減少高次諧波
- 性能規(guī)格 (–1dBFS)：
- SNR (100MHz)：57.4dBFS
- ENOB (100MHz)：9.1 位
- SFDR (100MHz)：64dBc
- 本底噪聲 (–20dBFS)：-147dBFS
- 滿量程輸入電壓：800mVPP-DIFF
- 全功率輸入帶寬：6GHz
- JESD204C 串行數(shù)據(jù)接口：
- 總共支持 2 至 8 個（四通道/雙通道）或 1 至 4 個（單通道）串行器/解串器通道
- 最大波特率：17.16Gbps
- 64B/66B 和 8B/10B 編碼模式
- 子類 1 支持確定性延遲
- 與 JESD204B 接收器兼容
- 可選的內(nèi)部采樣時鐘生成
- 內(nèi)部 PLL 和 VCO (7.2–8.2GHz)
- SYSREF 窗口可簡化同步
- 四個時鐘輸出可簡化系統(tǒng)時鐘
- FPGA 或相鄰 ADC 的參考時鐘
- 串行器/解串器收發(fā)器的參考時鐘
- 脈沖系統(tǒng)的時間戳輸入和輸出
- 功耗 (1GSPS)：
- 四通道：每通道 477mW
- 雙通道：每通道 700mW
- 單通道：1000mW
- 電源：1.1V/1.9V
ADC12xJ1600 是一系列 12 位、1.6GSPS 四通道/雙通道/單通道模數(shù)轉(zhuǎn)換器 (ADC)，具有低功耗、高采樣率和 12 位分辨率，非常適合用于各種多通道通信和測試系統(tǒng)。
6GHz 的全功率輸入帶寬 (-3dB) 還支持 L 頻帶和 S 頻帶的直接射頻采樣。
包含許多時鐘功能以放寬系統(tǒng)硬件要求，例如帶有集成壓控振蕩器 (VCO) 的內(nèi)部鎖相環(huán) (PLL)，用于生成采樣時鐘。提供了四個時鐘輸出，以便對 FPGA 或 ASIC 的邏輯和串行器/解串器進(jìn)行計(jì)時。為脈沖系統(tǒng)提供了時間戳輸入和輸出。
JESD204C 串行接口通過減少印刷電路板 (PCB) 布線量來減小系統(tǒng)尺寸。接口模式支持 2 至 8 個通道（雙通道和四通道器件）或 1 至 4 個通道（單通道器件）和高達(dá) 17.16Gbps 的串行器/解串器波特率，從而使每個應(yīng)用能夠?qū)崿F(xiàn)最佳配置。
