| Function | Ultra-low jitter clock generator |
| Number of outputs | 8 |
| Output frequency (Max) (MHz) | 1000 |
| Core supply voltage (V) | 3.3 |
| Output supply voltage (V) | 3.3, 2.5, 1.8 |
| Input type | CML, LVDS, LVPECL, XTAL |
| Output type | CML, HCSL, LVCMOS, LVDS, LVPECL |
| Operating temperature range (C) | -40 to 85 |
| Features | Integrated EEPROM, I2C, Pin programmable |
| Rating | Catalog |
- 超低噪聲、高性能
- 抖動：FOUT > 100MHz 時的典型值為 100fs（均方根 (RMS))
- 峰值信噪比 (PSNR)：-80dBc，出色的電源噪聲抗擾度
- 靈活的器件選項
- 多達 8 路 AC-LVPECL、AC-LVDS、AC-CML、HCSL 或 LVCMOS 輸出或任意組合
- 引腳模式、I2C 模式和 EEPROM 模式
- 71 引腳可選擇預編程默認啟動選項
- 支持自動或手動選擇的雙路輸入
- 晶振輸入：10MHz 至 52MHz
- 外部輸入：1MHz 至 300MHz
- 頻率裕度選項
- 采用低成本可牽引晶振基準精調(diào)頻率裕度（±50 ppm 典型）
- 無毛刺脈沖的粗調(diào)頻率裕度 (%)，采用輸出分頻器
- 其他 特性
- 電源：3.3V 內(nèi)核、1.8V、2.5V、3.3V 輸出電源
- 工業(yè)溫度范圍（-40oC 至 +85oC）
- 封裝：7mm × 7mm 48 引腳 WQFN
LMK03328 器件是一款低噪聲時鐘發(fā)生器，具有兩個帶集成式 VCO、靈活時鐘分配和扇出的分數(shù) N 頻率合成器，在片上 EEPROM 中存儲有引腳可選配置狀態(tài)。該器件可為各種千兆位級串行接口和數(shù)字器件提供多個時鐘，并通過替代多個振蕩器和時鐘分配器件來降低物料清單 (BOM) 成本、減小電路板面積、以及提高可靠性。超低抖動可降低高速串行鏈路中的比特誤碼率 (BER)。
對于每個鎖相環(huán) (PLL)，可以選擇差分/單端時鐘或晶振輸入作為 PLL 基準時鐘。所選的 PLL 基準時鐘可用于將 VCO 頻率鎖定在基準輸入頻率的整數(shù)或小數(shù)倍。各 PLL 的 VCO 頻率可在 4.8GHz 到 5.4GHz 范圍內(nèi)調(diào)整。兩個 PLL/VCO 的性能和功能相當。憑借 PLL，用戶可以根據(jù)應用需求靈活地選擇預定義或用戶定義的環(huán)路帶寬。每個 PLL 有一個后分頻器，分頻選項包括 2 分頻、3 分頻、4 分頻、5 分頻、6 分頻、7 分頻或 8 分頻。
所有輸出通道均可選擇經(jīng)過 PLL 1 或 PLL 2 分頻的 VCO 時鐘作為輸出驅(qū)動器的時鐘源，用以設(shè)置最終輸出頻率。部分輸出通道還可以單獨選擇 PLL 1 或 PLL 2 的基準輸入作為將旁路至相應輸出緩沖器的備用時鐘源。8 位輸出分頻器支持 1 至 256（偶數(shù)或奇數(shù)）的分頻范圍，輸出頻率高達 1GHz，并且具有輸出相位同步功能。
所有輸出對均為以地為基準的 CML 驅(qū)動器，具有可編程擺幅，并且可通過交流耦合方式連接到低壓差分信號 (LVDS)、低壓正發(fā)射極耦合邏輯 (LVPECL) 或電流模式邏輯 (CML) 接收器。另外，所有輸出對還可以單獨配置為 HCSL 輸出或 2x 1.8V LVCMOS 輸出。與以電壓為基準的驅(qū)動器設(shè)計（例如，傳統(tǒng)的 LVDS 和 LVPECL 驅(qū)動器）相比，該輸出具有更低的功耗（1.8V 時）、更出色的性能和電源抗擾度、以及更少的電磁干擾 (EMI)。可通過 STATUS 引腳獲取兩個額外的 3.3V LVCMOS 輸出。這是一項可選特性，可在需要 3.3V LVCMOS 輸出及不需要器件狀態(tài)信號時使用。
該器件 具有 從片上的可編程 EEPROM 或預定義 ROM 存儲器進行自啟動的功能，可通過引腳控制提供多種可選自定義器件模式，且無需串行編程。器件寄存器和片上 EEPROM 設(shè)置均完全可通過 I2C 兼容串行接口編程。器件從地址可在 EEPROM 中編程，LSB 可使用 3 狀態(tài)引腳設(shè)置。
該器件提供有兩種頻率裕度選項，支持無毛刺脈沖運行，可為標準合規(guī)性和系統(tǒng)時序裕度測試等系統(tǒng)設(shè)計驗證測試 (DVT) 提供支持。通過在內(nèi)部晶振 (XO) 上使用低成本可牽引晶振并選擇該輸入作為 PLL 合成器的基準，可支持精調(diào)頻率裕度（用 ppm 表示）。頻率裕度范圍取決于晶振的修整靈敏度和片上變?nèi)荻O管范圍。XO 頻率裕度可通過引腳或 I2C 接口控制，靈活且易于使用。可通過在 I2C 接口更改輸出分配值，使粗糙頻率裕度（使用 % 表示）可用于任何輸出通道，此功能可同步關(guān)閉和重新啟動輸出時鐘，以防止分頻器更改時出現(xiàn)干擾或短脈沖。
內(nèi)部電源調(diào)節(jié)功能提供出色的電源噪聲抑制 (PSNR)，降低了供電網(wǎng)絡的成本和復雜性。模擬和數(shù)字內(nèi)核塊由 3.3V±5% 電源供電運行，輸出塊由 1.8V、2.5V、3.3V±5% 電源供電運行。
