Altera的千兆以太網解決方案

　　1 IP核的支持

　　Altera提供了可參數化的千兆以太網megacore解決方案。該方案可在Altera的Arria GX，CycloneII，CycloneIII系列FPGA上工作，可配置使其包含MAC，PCS，PMA模塊中的一種或多種，配置選擇及相應的接口標準。

　　千兆以太網IP核的功能描述如下：

　　（1）支持IEEE 802.3標準。

　　（2）10/100/1 000 Mb，s以太網媒體訪問控制支持半雙工和全雙工工作模式。

　　（3）多通道MAC，支持最多24端口。

　　（4）以太網物理層編碼子層1000BASE一X／SGMII標準的自協商。

　　（5）接口使用方便。

　　對于千兆以太網控制器的實現，采用表第l行的配置。吉比特級以太網媒體控制器核（GEMAC）是針對1 Gb／s以太網媒體訪問控制器功能的可參數化的megacore解決方案。

　　2 基于FPGA的千兆以太網MAC控制器實現方案

　　2.1 整體設計方案

　　以太網控制器的FPGA設計工作包括以太網MAC子層的FPGA設計，MAC子層與上層協議的接口設計以及MAC與物理層（PHY）的GMII接口設計。該以太網控制器的總體結構設計框圖如圖1所示，整個系統分為MAC模塊，主機接口模塊和管理數據輸入輸出模塊。其中，MAC模塊主要執行在全雙工模式下的流量控制，MAC幀實現發送和接收功能，其主要操作有MAC幀的封裝與解包以及錯誤檢測，直接提供了到外部物理層器件的并行數據接口，物理層處理直接利用商用千兆PHY器件，主要開發集中在MAC控制器的研究。

　　管理數據輸入輸出模塊提供了標準的IEEE802.3介質獨立接口，可用于連接以太網的鏈路層和物理層。主機接口則提供以太網控制器與上層協議（如TCP／IP協議）之間的接口，用于數據的發送、接收以及對控制器內各種寄存器的設置。

　　2.2 接口描述

　　整個系統模塊間的接口連接如圖2所示。其中，PCS和PMA分別代表物理層的物理編碼子層和物理介質接入層。

　　（1）通過MII／GMII接口提供了與以太網物理層（PHY）設備的無縫連接。

　　（2）吉比特模式下支持RGMII接口。

　　（3）可選擇的管理數據輸入/輸出模塊為以太網PHY提供管理信息。

　　（4）為用戶提供基于Aalon—ST的8 bit／32 bit接口。

　　（5）可選擇的集成物理介質介入模塊。

　　2.3 千兆以太網IP核

　　Altera提供三態以太網MAC控制器IP核，可實現單條或多條吉比特以太網鏈路，通過交換機或路由器可與任意以太網端口相連。其配置界面如圖3所示。

　　整個配置界面可將IP核配置為所需模式并進行IP核參數設置，將IP核設置為千兆以太網MAC模塊，內部提供FI—FO模塊。可選的PCS模塊由PHY器件提供，這個界面分為4個配置頁面，描述如下：

　　Core Configuration：核配置選項，配置以太網功能模塊，是否包含PCS模塊、FIFO模塊，配置接口類型、端口數等；

　　MAC Options：MAC配置選項，配置MAC模塊功能；

　　FIFO Options：FIFO存儲器選項，可設置FlFO存儲器類型以及存儲器數據長度；

　　PCS／SGMII Options：物理介質接入層模塊配置頁面，配置物理層。

　　相應的接口信號包括：控制接口信號，復位信號，MAC系統端信號（包括接收接口信號和發送接口信號），MAC以太網端信號（包括GMII模塊信號和PHY管理接口信號）。

　　表1中描述了MAC以太網端GMII模塊信號、接口信號，其余信號參考千兆以太網用戶手冊。GMII模塊的接收信號一般直接連到PHY器件，負責與PHY器件的數據交互，其信號與PHY器件接口一一對應，如表1所列。

　　4 物理層（PHY）器件

　　Ahera公司的千兆以太網MAC核默認支持的物理層器件有支持10/100 Mb／s的National DP83848C，支持10／100／1 000 Mb／s的National DP83865，Marveil 88E1145以及支持雙物理層和10／100／l 000 Mb／s的Marvell 88E1111。在此，選擇National DP83865為PHY器件。

　　MAC核與吉比特PHY器件通過GMII接口的連接如圖4所示。

　　DP83865是National Semiconductor公司的全特性物理層收發器，集成了PMD子層以支持10BASE-T，100BASE-TX和1000BASE-T以太網協議，具有超低功耗，3.3V或2.5VMAC接口。

　　5 開發環境

　　利用Ahera強大的SOPC Builder系統開發工具和Quar-tusII軟件設計，基于QuartusII和niosII的SOPC設計流程如圖5所示，SOPC開發流程比 FPGA的開發流程（細線框）多增加處理器及其外設接口的定制步驟和軟件開發步驟（粗線框）。這些新增加的步驟在SOPC Builder，niosII IDE工具的協助下能夠輕松完成。

　　6 結語

　　使用千兆網系統可直接將處理的高速信號從網口發送給遠端處理計算平臺，節省功率放大器和高頻電纜等，減少投入，加強系統的集成性和可靠性，更便于設計人員的調試，且接口更具通用性和擴展性。