第三方周期精確仿真器與LabVIEW FPGA的集成詳解

隨著現場可編程門陣列（FPGA）應用變得越來越龐大和復雜，在進行一個費時的編譯過程和使用高保真測試覆蓋進行設計調試之前，仿真對驗證IP變得越來越重要。在NI LabVIEW軟件里，你能為函數和時序仿真你的應用邏輯。周期精確仿真通過提供一種驗證您的邏輯信號傳播的方式來測試您的應用的時序限制。這些仿真器同時使你有能力測試您整個的FPGA應用，集成您的LabVIEW FPGA 和組件級IP (CLIP)或者IP集成節點邏輯。本白皮書注重于第三方周期精確仿真器與LabVIEW FPGA的集成。獲取更多關于LabVIEW FPGA的函數仿真功能的信息，請參考LabVIEW FPGA 在線幫助。

1. 使用LabVIEW以及第三方仿真器進行協同仿真

您的FPGA應用的協同仿真能夠使您有能力直接利用LabVIEW建立和執行仿真，從而提供最高水平的虛擬，同時仍舊可以在后臺利用成熟的第三方周期精確仿真器。

在協同仿真中，LabVIEW向處于測試階段的IP提供激勵，控制仿真器的執行，以及捕捉反應。利用LabVIEW協同仿真，一個驅動輸入和執行（通過常規FPGA上位機接口功能實現）的上位機VI替代傳統的基于VDHL的測試平臺。這種虛擬的測試平臺，通過使用您已掌握的LabVIEW技能提高生產效率，同時，無需VHDL專業知識就能在您的LabVIEW FPGA VI上研制和執行周期精確仿真。

圖1. LabVIEW FPGA中的周期精確協同仿真免除了對VHDL專業知識的需求，并且無需對LabVIEW所編寫的測試平臺。

每一個FPGA上位機函數的執行決定了第三方仿真器何時執行仿真的下一部分。例如，當LabVIEW 上位機 VI中的寫入屬性節點函數執行時，它向模擬器傳達適當的激勵并推進模擬進行時間。一旦仿真器計算出結果，它中斷運行同時等待下一條來自于LabVIEW的控制命令。

為了實現模擬器執行的額外的控制和靈活性，仿真FPGA上位機接口函數選板提供諸如檢索當前仿真時間、強制仿真等待指定時間、或者暫停仿真器運行等函數。

圖2. 仿真FPGA上位機接口函數選板針對第三方仿真器執行時間的提供了更細分的控制函數。

使用LabVIEW測試平臺的協同仿真現在僅受Mentor Graphics公司的仿真器支持。獲取詳細步驟指南，請查閱使用LabVIEW和 Mentor Graphics ModelSim的周期精確協同仿真。

2. 生成用于第三方仿真器的仿真輸出

用于周期精確仿真的第二方法（即基層方法）是生成和輸出在第三方仿真器中直接使用的LabVIEW FPGA仿真。與協同仿真相比，這種方法要求一個基于VHDL的測試平臺從而提供激勵、控制和測試執行，以及捕捉/驗證輸出。其結果是，結合LabVIEW FPGA使用這種方法時，你必須熟悉HDL 仿真器和 VHDL。使用這種方法的優點在于，與Mentor Graphics ModelSim（仿真器）相比，你可以將這些位于LabVIEW FPGA中的仿真文件輸入Xilinx Isim周期精確的仿真器。

圖3. 通過修改由LabVIEW建立的測試平臺，您能夠在ModelSim 或者 Isim.中執行周期精準仿真。