鎖相環 （phase locked loop），顧名思義，就是鎖定相位的環路。學過自動控制原理的人都知道，這是一種典型的反饋控制電路，利用外部輸入的參考信號控制環路內部振蕩信號的頻率和相位，實現輸出信號頻率對輸入信號頻率的自動跟蹤，一般用于閉環跟蹤電路。是無線電發射中使頻率較為穩定的一種方法，主要有VCO（壓控振蕩器）和PLL IC （鎖相環集成電路），壓控振蕩器給出一個信號，一部分作為輸出，另一部分通過分頻與PLL IC所產生的本振信號作相位比較，為了保持頻率不變，就要求相位差不發生改變，如果有相位差的變化，則PLL IC的電壓輸出端的電壓發生變化，去控制VCO，直到相位差恢復，達到鎖相的目的。能使受控振蕩器的頻率和相位均與輸入信號保持確定關系的閉環電子電路。

　　PLL（鎖相環）電路原理

　　在通信機等所使用的振蕩電路，其所要求的頻率范圍要廣，且頻率的穩定度要高。無論多好的LC振蕩電路，其頻率的穩定度，都無法與晶體振蕩電路比較。但是，晶體振蕩器除了可以使用數字電路分頻以外，其頻率幾乎無法改變。如果采用PLL（鎖相環）（相位鎖栓回路，PhaseLockedLoop）技術，除了可以得到較廣的振蕩頻率范圍以外，其頻率的穩定度也很高。此一技術常使用于收音機，電視機的調諧電路上，以及CD唱盤上的電路。

　　PLL（鎖相環）電路的基本構成

　　PLL（鎖相環）電路的概要

　　圖1所示的為PLL（鎖相環）電路的基本方塊圖。此所使用的基準信號為穩定度很高的晶體振蕩電路信號。

　　此一電路的中心為相位此較器。相位比較器可以將基準信號與VCO （Voltage Controlled Oscillator……電壓控制振蕩器）的相位比較。如果此兩個信號之間有相位差存在時，便會產生相位誤差信號輸出。

　　（將VCO的振蕩頻率與基準頻率比較，利用反饋電路的控制，使兩者的頻率為一致。）

　　利用此一誤差信號，可以控制VCO的振蕩頻率，使VCO的相位與基準信號的相位（也即是頻率）成為一致。

　　PLL（鎖相環）可以使高頻率振蕩器的頻率與基準頻率的整數倍的頻率相一致。由于，基準振蕩器大多為使用晶體振蕩器，因此，高頻率振蕩器的頻率穩定度可以與晶體振蕩器相比美。

　　只要是基準頻率的整數倍，便可以得到各種頻率的輸出。

　　從圖1的PLL（鎖相環）基本構成中，可以知道其是由VCO，相位比較器，基準頻率振蕩器，回路濾波器所構成。在此，假設基準振蕩器的頻率為fr，VCO的頻率為fo。

　　在此一電路中，假設fr》fo時，也即是VC0的振蕩頻率fo比fr低時。此時的相位比較器的輸出PD會如圖2所示，產生正脈波信號，使VCO的振蕩器頻率提高。相反地，如果fr《fo時，會產生負脈波信號。

　　（此為利用脈波的邊緣做二個信號的比較。如果有相位差存在時，便會產生正或負的脈波輸出。）

　　此一PD脈波信號經過回路濾波器（LoopFilter）的積分，便可以得到直流電壓VR，可以控制VCO電路。

　　由于控制電壓vr的變化，VCO振蕩頻率會提高。結果使得fr=f。在f與f的相位成為一致時，PD端子會成為高阻抗狀態，使PLL（鎖相環）被鎖栓（Lock）。

　　相位比較器的工作原理

　　此所說明的相位比較器為相位．頻率比較器（PFC：Phase-Frequency Comparator）之型式，后述之LSIMC145163P便內藏有此一電路。

　　此一型式的相位此較器并非只做相位的比較，也即是，并非只做之比較，在頻率f不同的場合，也可以做為頻率比較器工作原理。

　　所謂相位差利時△與時間t的關系為

　　在只做相位檢出的場合，例如，可能分辨不出是延遲300°或前進60°。可是，在相位-頻率比較器中，如果fr》fo則被視為是相位延遲。

　　回路濾波器的選擇方法

　　回路濾波器的時間常數與PLL（鎖相環）控制的良否有很大的關系。其詳細的計算方法雖然不在此說明，但是，基準頻率fr為l0kHz時，輸往回路濾波器的脈波周期為0.1mS。

　　為了保持電壓值VR而增大回路濾波器的時間常數時，便無法追蹤VCO的振蕩頻率的變化。如果時間常數太小時，會在VR上出現漣波，使PLL（鎖相環）的穩定度惡化。

　　因此，根據經驗，回路濾波器的時間常數，選擇大約為基準頻率的周期（1/fr）的數百倍。在此選擇約為數十mS。

　　鎖相環是一種控制晶振使其相對于參考信號保持恒定相位的電路，在數字通信系統中使用比較廣泛。目前微處理器或DSP集成的片上鎖相環，主要作用則是通過軟件實時地配置片上外設時鐘，提高系統的靈活性和可靠性。此外，由于采用軟件可編程鎖相環，所設計的系統處理器外部允許較低的工作頻率，而片內經過鎖相環微處理器提供較高的系統時鐘。這種設計可以有效地降低系統對外部時鐘的依賴和電磁干擾，提高系統啟動和運行的可靠性，降低系統對硬件的設計要求。

　　TMS320F28l2處理器的片上晶振和鎖相環模塊為內核及外設提供時鐘信號，并且控制器件的低功耗工作模式。片上晶振模塊允許使用2種方式為器件提供時鐘，即采用內部振蕩器或外部時鐘源。如果使用內部振蕩器，必須在XI/XCLKIN和X2這兩個引腳之間連接一個石英晶體，一般選用30MHz。如果采用外部時鐘，可以將輸人的時鐘信號直接接到XI/XCLKIN引腳上，而X2懸空，不使用內部振蕩器。晶體振蕩器及鎖相環模塊結構如圖1 所示。

　　外部XPLLDIS引腳可以選擇系統的時鐘源。當XPLLDIS為低電平時，系統直接采用外部時鐘或外部晶振作為系統時鐘；當XPLLDIS為高電平時，外部時鐘經過PLL倍頻后為系統提供時鐘。系統可以通過鎖相環控制寄存器來選擇鎖相環的工作模式和倍頻的系數。表1列出了鎖相環配置模式。

　　鎖相環模塊除了為C28x內核提供時鐘外，還通過系統時鐘輸出提供快速和慢速2種外設時鐘，如圖2所示。而系統時鐘主要通過外部引腳XPLLDIS及鎖相環控制寄存器進行控制。因此，在系統采用外部時鐘并使能PLL（XPLLDIS＝1）的情況下，可以通過軟件設置C28x內核的時鐘輸人。

　　如果XPLLDIS為高電平，使能芯片內部鎖相環電路，則可以通過控制寄存器PLLCR軟件設置系統的工作頻率。但要注意，在通過軟件改變系統的工作頻率時，必須等待系統時鐘穩定后才可以繼續完成其他操作。此外，還可以通過外設時鐘控制寄存器使能外設時鐘。在具體的應用中，為降低系統功耗，不使用的外設最好將其時鐘禁止。外設時鐘包括快速外設和慢速外設兩種，分別通過HISPCP和LOSPCP寄存器進行設置。下面給出改變鎖相環倍頻系數和外設時鐘的具體應用程序。

　　筆記本主板PLL（鎖相環芯片）型號

　　聯想Y450A-----ICS 9LPRS365BGLF

　　索尼SONY C22-----ICS954227CGLF

　　神舟HP500-----RTM875T

　　三星R18plus---ics932s421bglf

　　ACER 6530G------RTM876-660

　　惠普NC6000－－－－ICS950810

　　聯想旭日C466M---ICS9LPRS365BGLF 或者 SLG8SP510V

　　宏碁AZ4720－－－SLG8SP512V

　　神舟HP8x0 （TW8）－－－－－SLG8SP513V或者RTM 875T-606

　　七喜V95/V98（MSI-1435）-----ICS 9LPRS113AKLF

　　ACER 4930G－－－－－SLG8SP556V

　　MSI Wind U130－－－ ICS 9LPRS113AKLF

　　Asus Eee PC 1005PE-MU17-BK －－－－ICS9LPR427AGLF

　　華碩N61-----ICS 9LPRS363DGLF

　　微星GT628-----ICS 9LPRS113AKLF

　　華碩g51vx-x1a------------ ICS9LR604AGLF

　　三星R458--------------------SLG8S5P513V

　　Acer Aspire 5920g--------------ICS9LPRS365BGLF

　　hp Pavilion dv9700t---------RTM875T-606

　　HP CQ45-----------------SLG8SP553V

　　HP 2710P--------------ICS9LPRS355BKL

　　HP 2510P----------------ICS9LPRS355^2

　　HP Pavilion DV2000----------ICS954305EKLF^3

　　HP Pavilion DV6871-------RTM875t-606

　　Inspiron 1525------------ICS9LPRS365BKL

　　Toshiba Tecra A9----------ICS9LPR501SGL

　　Acer 1810T----------ics9lprs365

　　HP 8530W-------SLG8SP533V

　　Dell XPS M1730---------CY28547^3