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摘要

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論述伺服驅動控制器的實現方法，通過對ARM+FPGA+DSP架構的多CPU控制器的具體分析將其原理和優勢展現出來；這種架構控制器系統分工明確，提高了算法的實時性；提高了控制器對外接口EtherCAT的實時性；提高了系統的穩定性。這種架構方案在天津電氣科學研究院有限公司的伺服驅動器產品中進行了實驗，現場的應用取得了良好的效果，體現出這種技術的現實意義。

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伺服驅動器是用來控制伺服電機的一種控制器，一般是通過位置、速度和力矩三種方式對電機進行控制，實現高精度的系統定位。

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目前，伺服控制器CPU的架構主要有：

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1、單CPU架構ARM（AcornRISCMachine）控制器；

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2、單CPU架構DSP(DigitalSignalProcess)控制器；

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3、ARM+FPGA+DSP架構的多CPU控制器。

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方法3是目前最先進的架構，前兩種方法都有局限性。方法1和方法2這種單CPU架構的控制器，一個CPU集算法、采集控制、通訊、顯示功能于一體，當算法復雜度和實時性要求高時往往會顧此失彼。而方法3的架構中各個CPU的分工明確，ARM負責通信和顯示功能，DSP負責算法運算，FPGA負責采集和控制。方法3的技術瓶頸是滿足伺服控制器的實時性要求需要幾個CPU之間的高速數據通信，因此，如果能夠找到一個高速的通信方式完全可以發揮各個CPU的特性，就像一個多核CPU在工作一樣。

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本研究基于ARM+FPGA+DSP架構，采用并口通信的方法用于幾個CPU之間的內部高速通信；此外伺服驅動器作為伺服系統的一部分還需要和主控器和編碼器進行高速通信，來滿足整個伺服系統的實時性要求，本架構采用EtherCAT和高速485接口用于控制器和其他設備進行高速通信，描述了系統的原理架構和軟件設計架構。

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2.1 此架構的控制器中ARM負責通信和顯示功能，DSP負責算法運算，FPGA負責采集和控制，如圖1所示。FPGA采集相電壓、相電流等物理量通過并口傳給DSP；ARM通過EtherCAT接收主控制器命令，通過高速485采集碼盤的速度和位置等信息，通過并口傳給FPGA中轉下再傳到DSP；DSP中執行伺服控制的算法，利用FPGA和ARM中采集的數據進行計算，把計算結果再通過并口傳給FPGA和ARM，由FPGA和ARM進行相關的控制操作。

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圖1 ?多 CPU 架構控制器結構圖

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2.2 此架構控制器中幾個CPU之間的雙口RAM通信：用雙口RAM中各位數據都是并行傳送的，它通常是以字節（8位）的整數倍為單位進行數據傳輸，能完成數據的輸入和輸出。用雙口RAM通信的原理如2所示。用雙口RAM通信具有各數據位同時傳輸，傳輸速度快、效率高的特點，多用在實時、快速的場合。

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圖2 ?用雙口RAM通信原理圖

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2.3 此架構控制器的對外接口有EtherCAT和高速485。

碼盤的接口一般采用485接口，所以本控制器也采用485的接口，用DMA來實現；伺服控制器與主控制之間的接口有EtherCAT和PROFINET等協議，本控制器采用應用比較廣的EtherCAT接口。實時以太網EtherCAT是由倍福開發的一種工業以太網技術。它以高速率、高有效數據利用率、完全符合以太網標準、刷新周期短、同步性能好等優勢,在伺服通訊領域中得到越來越多的應用。其原理如圖3所示。

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圖3 ?EtherCAT報文

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3.1控制器ARM的設計

主控制器ARM通過STM32F407芯片完成上節介紹的與FPGA的并口通信、EtherCAT通信、485通信。STM32F407屬于高端的32位ARM微控制器，該系列芯片是意法半導體（ST）公司出品，其內核是Cortex-M4。本次設計充分利用其資源，實現了并口通信、therCAT通信、485通信。

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圖4 ?FSMC框圖

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并口通信：STM32F407具有FSMC功能，靈活的靜態存儲器控制器(FSMC)是內置大容量的外部存儲器控制器，使用這個控制器，STM32可以與FPGA或者存儲器進行并口通信。FSMC產生所有驅動這些存儲器（把FPGA當做存儲器來操作）的信號時序：16個數據線和16個地址線,原理如圖4所示。

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圖5 ?數據總線XINTF連接框圖

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EtherCAT通信和485通信：EtherCAT通信通過芯片ET1100來實現，ET1100是一款強大的EtherCAT從站控制器ESC專用芯片，ET1100與ARM的接口采用SPI的方式；485通信速度為2.5Mbps，采用DMA的方式來實現，DMA的具體實現方法在下章軟件設計中詳述。

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圖6讀操作時序

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3.2控制器FPGA和DSP的并口通信設計

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FPGA采用Altera的CycloneIV系列FPGA，具有低成本、低功耗的特點，高達532個用戶I/O，支持高達200MHz的DDR2SDRAM接口；DSP采用TMS320C28346，通過XINTF連接FPGA，實現雙向并口通信。DSP的輸入和輸出采用中斷控制,當FPGA準備好數據后,向DSP發送中斷，DSP響應中斷后讀取相應地址的數據并向另外一段地址寫入數據，FPGA等待60μs開始讀數據。這樣就能夠完成兩個芯片的并行通信。TMS320C28346型DSP芯片有16位XINTF數據總線,做為系統外部接口,它可以與各種外部存儲器或者CPU實現無縫連接，如圖5所示。在此系統中,將它與FPGA的16個用戶可定義I/O管腳相連,用于實現16位并行數據的通信。TMS320C28346芯片可編程通用輸入/輸出引腳,任選一個和FPGA的用戶I/O管腳相連,作為DSP的讀寫中斷。

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4.1控制器ARM的軟件設計

控制器中ARM與FPGA的并口通信用FSMC來實現，采用非總線復用的異步NOR閃存的方式來驅動，讀時序如圖6所示，寫時序如圖7所示。

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圖7??寫操作時序

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并口通信的地址選擇使用了FSMC的BANK1的子板塊2，具體程序代碼如下：

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p.FSMC_AccessMode=FSMC_AccessMode_A;

FSMC_NORSRAMInitStructure.FSMC_Bank=FSMC_Bank1_NORSRAM2;

FSMC_NORSRAMCmd(FSMC_Bank1_NORSRAM2,ENABLE);

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ARM與FPGA通信觸發由外部中斷來觸發，當FPGA準備好數據后給ARM一個中斷，中斷周期為120μs，其中前60μs用于ARM從并口地址讀取數據并且把要傳給FPGA的數據寫入相應地址，后60μs用于FPGA從并口地址讀取數據，程序代碼如下：

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pBuf=(s16*)EXT_SRAM_ADDR+31;

for(i=31;i<91;i++)//read

{FPGA_TO_ARM[i]=*pBuf++;}

pBuf=(s16*)EXT_SRAM_ADDR+41;

for(i=41;i<61;i++)//write

{*pBuf++=(FPGA_TO_ARM[i]+1);}

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ARM與碼盤通信通過485來實現，通信速度為2.5Mbps，由于速度快采用一般的中斷方式很難滿足需求，本系統采用DMA來實現，程序代碼如下：

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DMA_InitStructure.DMA_PeripheralBaseAddr=(uint32_t)(&(USART3->DR));//串口3接收DMA

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DMA_InitStructure.DMA_Memory0BaseAddr=(uint32_t)UART3_DMA_RxBuffer;

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DMA_InitStructure.DMA_PeripheralBaseAddr=(uint32_t)(&(USART3->DR));//串口3發送DMA

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DMA_InitStructure.DMA_Memory0BaseAddr=(uint32_t)UART3_DMA_TxBuffer;

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4.2控制器FPGA的軟件設計

FPGA與DSP并行總線通訊模塊用于FPGA與DSP之間的并行總線數據交換，其中包含兩段獨立的地址空間，一個空間用于DSP讀FPGA內部數據通道，另一個空間用于DSP向FPGA寫數據通道。程序使用ALTERA提供的雙口RAM的IP核。程序模塊圖如圖8所示。

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圖8 ?FPGA程序模塊圖

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FPGA與DSP并行總線通訊模塊主時鐘CLK的頻率應是DSP總線讀寫頻率的4倍以上，一般選取120M，這個時鐘由FPGA內部的PLL鎖相環生成。由于DSP的地址總線一般為16位以上，ADDR_DSP連接DSP地址總線的低位。RD_DSP連接DSP讀使能，WR_DSP連接DSP寫使能，如果有片選信號，DSP讀寫使能信號需要與片選信號取或后再與WR_DSP和RD_DSP連接。

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4.3控制器DSP的軟件設計

DSP28346芯片通過外部接口（XINTF）來讀寫外擴存儲單元，本系統中即為FPGA的雙口RAM空間。DSP28346的XINTF是一個非復用的異步總線。在配置XINTF時，應該檢測內部XTIMCLK所需要的與SYSCLKOUT有關的比例。通過寫XINTFCNF2寄存器的XTIMCLK位，可以將TIMCLK配置成與SYSCLKOUT相等或者等于SYSCLKOUT/2。XINTF的所有訪問從XCLKOUT的上升沿開始，而外部邏輯受到XCLKOUT時鐘的控制。通過寫XINTFCNF2寄存器的CLKMODE位，可將XCLKOUT配置成與內部XINTF時鐘XTIMCLK成比例的頻率。程序代碼如下：

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XintfRegs.XINTCNF2.bit.XTIMCLK=0;

XintfRegs.XINTCNF2.bit.WRBUFF=3;

XintfRegs.XINTCNF2.bit.CLKOFF=0;

XintfRegs.XINTCNF2.bit.CLKMODE=0;

XintfRegs.XINTCNF2.bit.BY4CLKMODE=1;

XintfRegs.XTIMING6.bit.XWRLEAD=3;

XintfRegs.XTIMING6.bit.XWRACTIVE=5;

XintfRegs.XTIMING6.bit.XWRTRAIL=2;

XintfRegs.XTIMING6.bit.XRDLEAD=3;

XintfRegs.XTIMING6.bit.XRDACTIVE=5;

XintfRegs.XTIMING6.bit.XRDTRAIL=2;

XintfRegs.XTIMING6.bit.X2TIMING=0;

XintfRegs.XTIMING6.bit.USEREADY=1;

XintfRegs.XTIMING6.bit.READYMODE=1;

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市面上的伺服驅動器CPU的架構主要有單ARM控制器和單DSP控制器。單ARM控制器方案在通信和控制方面存在優勢，但是復雜算法在實現的時候往往會因為運算耗時而降低整個系統實時性；單DSP控制器方案中在算法中存下優勢，但是在對外通信和控制方面往往會實現起來比較復雜。采用ARM+FPGA+DSP架構的多CPU控制器方案完全解決了上述兩種方法的弊端，充分發揮了各個CPU的優勢。本文論述的架構在本公司的伺服驅動器產品中進行試驗和應用，證明了“ARM+FPGA+DSP架構的多CPU控制器架構”的可行性和技術優勢。

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圖9 ?CPU算法在線仿真圖

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如圖9中的紅色標記框圖所示，整個伺服驅動器系統的CPU使用率在75.22%（A:空跑時優先級最低的計數器個數；B滿算法運行時優先級最低計數器的個數；CPU使用率=(A-B)/A*100），此CPU架構達到了控制CPU使用率和提高系統效率的目標。

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圖10

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如圖10中的離線慣量辨識2s周期（0.5轉速）PI不變時跟隨情況，通道1是轉速給定，通道2是電磁轉矩，通道3是實際轉速，通道4是實際A相電流。速度采集首先通過ARM的高速485采集碼盤數據，并通過并口傳給DSP和FPGA，經過算法處理再把數據下發給碼盤，整個閉環過程通過并口傳輸，滿足了伺服驅動器的算法實時性要求，此CPU架構達到了提高整個系統實時性的目標。

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