1.IIC總線結構

2.IIC時序

3.IIC概念

1、開始條件（start condition）：

為了標識傳輸正式啟動， master 設備會將 SCL 置為高電平（當總線空閑時， SDA 和 SCL 都處于高電平狀態），然后將 SDA 拉低，這樣，所有 slave 設備就會知道傳輸即將開始。如果兩個 master 設備在同一時刻都希望獲得總線的所有權，那么誰先將 SDA 拉低，誰就贏得了總線的控制權。在整個通信期間，可以存在多個 start 來開啟每一次新的通信序列（ communication sequence ），而無需先放棄總線的控制權，后面會講到這種機制。

注意，在正常傳輸數據過程中，當 SCL 處于高電平時，SDA 上的值不應該變化。

2、地址幀（address frame）：

地址幀總是在一次通信的最開始出現。一個 7-bit 的地址是從最高位（ MSB ）開始發送的，這個地址后面會緊跟 1-bit的操作符， 1 表示讀操作， 0 表示寫操作。

3、應答 AC K/NACK接下來的一個 bit 是 NACK/ACK ，當這個幀中前面 8bits 發送完后，接收端的設備獲得 SDA 控制權，此時接收設備應該在第 9 個時鐘脈沖之前回復一個 ACK （將 SDA 拉低）以表示接收正常，如果接收設備沒有將 SDA 拉低，則說明接收設備可能沒有收到數據（如尋址的設備不存在或設備忙）或無法解析收到的消息，如果是這樣，則由 master來決定如何處理（ stop 或 repeated start condition ）。

4、數據幀（data frames）：

在地址幀發送之后，就可以開始傳輸數據了。Master 繼續產生時鐘脈沖，而數據則由 master （寫操作）或 slave （讀操作）放到 SDA 上。每個數據幀 8bits ，數據幀的數量可以是任意的，直到產生停止條件。每一幀數據傳輸（即每8-bit ）之后，接收方就需要回復一個 ACK 或 NACK （寫數據時由 slave 發送 ACK ，讀數據時由 master 發送 ACK 。當 master 知道自己讀完最后一個 byte 數據時，可發送 NACK 然后接 stop condition ）。

5、停止條件（stop condition）：

當所有數據都發送完成時， master 將產生一個停止條件。停止條件定義為：在 SDA 置于低電平時，將 SCL 拉高并保持高電平，然后將 SDA 拉高。注意，在正常傳輸數據過程中，當 SCL 處于高電平時，SDA 上的值不應該變化，防止意外產生一個停止條件。

6、重復開始條件（repeated start condition）：

有時 master 需要在一次通信中進行多次消息交換（例如與不同的 slave 傳輸消息，或切換讀寫操作），并且期間不希望被其他 master 干擾，這時可以使用“重復開始條件” —— 在一次通信中， master 可以產生多次 start condition ，來完成多次消息交換，最后再產生一個 stop condition 結束整個通信過程。由于期間沒有 stop condition ，因此 master一直占用總線，其他 master 無法切入。為了產生一個重復的開始條件， SDA 在 SCL 低電平時拉高，然后 SCL 拉高。接著 master 就可以產生一個開始條件繼續新的消息傳輸（按照正常的 7-bit/10-bit 地址傳輸時序）。重復開始條件的傳輸時序如下圖所示：

7、時鐘拉伸（clock stretching）（了解即可）：

有時候，低速 slave 可能由于上一個請求還沒處理完，尚無法繼續接收 master 的后續請求，即 master 的數據傳輸速率超過了 slave 的處理能力。這種情況下， slave 可以進行時鐘拉伸來要求 master 暫停傳輸數據 —— 通常時鐘都是由 master 提供的， slave 只是在 SDA 上放數據或讀數據。而時鐘拉伸則是 slave 在 master 釋放 SCL 后，將 SCL 主動拉低并保持，此時要求 master 停止在 SCL 上產生脈沖以及在 SDA 上發送數據，直到 slave 釋放 SCL （ SCL 為高電平）。之后， master 便可以繼續正常的數據傳輸了。可見時鐘拉伸實際上是利用了時鐘同步的機制（見下文），只是時鐘由 slave 產生。

如果系統中存在這種低速 slave 并且 slave 實現了 clock stretching ，則 master 必須實現為能夠處理這種情況，實際上大部分 slave 設備中不包含 SCL 驅動器的，因此無法拉伸時鐘。

所以更完整的 I2C 數據傳輸時序圖為：

8、10-bit 地址空間（了解即可）

在 10-bit 地址的 I2C 系統中，需要兩個幀來傳輸 slave 的地址。第一個幀的前 5 個 bit 固定為 b11110 ，后接 slave 地址的高 2 位，第 8 位仍然是 R/W 位，接著是一個 ACK 位，由于系統中可能有多個 10-bit slave 設備地址的高 2bit相同，因此這個 ACK 可能由多有 slave 設備設置。第二個幀緊接著第一幀發送，包含 slave 地址的低 8 位（ 7:0 ），接著該地址的 slave 回復一個 ACK （或 NACK ）。

注意， 10-bit 地址的設備和 7-bit 地址的設備在一個系統中是可以并存的，因為 7-bit 地址的高 5 位不可能是 b11110 。實際上對于 7-bit 的從設備地址，合法范圍為 b0001XXX-b1110XXX ，’ X ’表示任意值，因此該類型地址最多有 112個（其他為保留地址 [1] ）。

兩個地址幀傳輸完成后，就開始數據幀的傳輸了，這和 7-bit 地址中的數據幀傳輸過程相同。

9、時鐘同步和仲裁（了解即可）：

如果兩個 master 都想在同一條空閑總線上傳輸，此時必須能夠使用某種機制來選擇將總線控制權交給哪個 master ，這是通過時鐘同步和仲裁來完成的，而被迫讓出控制權的 master 則需要等待總線空閑后再繼續傳輸。在單一 master的系統上無需實現時鐘同步和仲裁。

10、時鐘同步（了解即可）：

時鐘同步是通過 I2C 接口和 SCL 之間的線“與”（ wired-AND ）來完成的，即如果有多個 master 同時產生時鐘，那么只有所有 master 都發送高電平時， SCL 上才表現為高電平，否則 SCL 都表現為低電平。

11、總線仲裁（了解即可）：

總線仲裁和時鐘同步類似，當所有 master 在 SDA 上都寫 1 時， SDA 的數據才是 1 ，只要有一個 master 寫 0 ，那此時 SDA 上的數據就是 0 。一個 master 每發送一個 bit 數據，在 SCL 處于高電平時，就檢查看 SDA 的電平是否和發送的數據一致，如果不一致，這個 master 便知道自己輸掉仲裁，然后停止向 SDA 寫數據。也就是說，如果 master一直檢查到總線上數據和自己發送的數據一致，則繼續傳輸，這樣在仲裁過程中就保證了贏得仲裁的 master 不會丟失數據。

輸掉仲裁的 master 在檢測到自己輸了之后也不再產生時鐘脈沖，并且要在總線空閑時才能重新傳輸。仲裁的過程可能要經過多個 bit 的發送和檢查，實際上兩個 master 如果發送的時序和數據完全一樣，則兩個 master都能正常完成整個的數據傳輸。

12.IIC注意項

在正常傳輸數據過程中，當 SCL 處于高電平時，SDA 上的值不應該變化，因此利用 SCL處于高電平時，數據變化來區分起始和停止信號，和數據傳輸得以區分。

SCL處于高電平時：SDA拉低為起始信號，SDA拉高為停止信號。