圖3給出了DS90C363和DS90CF364的引腳排列，其中發(fā)送器DS90C363的引腳功能如下：

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　　TxIN0～TxIN20：TEL電乎數(shù)據(jù)輸入，其中包括6紅、6綠、6藍以及3個控制線-FPLINE(HSYNC)、FPFRAME(VSYNC)和DRDY(Data Enable);

　　TxOUT+：LVDS差分數(shù)據(jù)輸出的正端;

　　TxOUT-：LVDS差分數(shù)據(jù)輸出的負端;

　　TxCLK IN：TIL電平時鐘輸入，一般在其下降沿激活數(shù)據(jù)。

　　R_FB：可編程觸發(fā)選通;

　　TxCLK OUT+：LVDS差分時鐘輸出正端;

　　TxCLK OUT-：LVDS差分時鐘輸出負端;

　　PWR DWN：TTL電平輸入，當設(shè)置為低時為三態(tài)，以確保在節(jié)能狀態(tài)的低電流;

　　Vcc：用于TTL的電源引腳;

　　GND：用于TTL的電源地;

　　PLL Vcc：用于PLL，的電源引腳;

　　PLL GND：用于PLL的電源地;

　　LVDS Vcc：用于LVDS輸出的電源引腳;

　　LVDS GND：用于LVDS輸出的電源地。

　　接收器DS90CF364引腳功能如下：

　　RxOUT0～RxOUT20：TTL電平數(shù)據(jù)輸出，包括6紅、6綠、6藍以及3個控制線-FPLINE(HSYNC)、FPFRAME(VSYNC)和DRDY(Data Enable)。;

　　RxIN+：LVDS差分數(shù)據(jù)輸入的正端;

　　RxIN-：LVDS差分數(shù)據(jù)輸入的負端;

　　RxCLK OUT：TTL電平時鐘輸出，通常在其下降沿激活數(shù)據(jù);

　　RxCLK IN+：LVDS差分時鐘輸入正端;

　　RxCLK IN-：LVDS差分時鐘輸入負端;

　　PWR DWN：TTL電平輸入，當設(shè)置為低時，輸出為三態(tài)，以便確保在節(jié)能狀態(tài)下的低電流;

　　Vcc：用于TTL的電源引腳;

　　GND：用于TTL的電源地;

　　PLL Vcc：用于PLL的電源引腳;

　　PLL GND：用于PLL的電源地;

　　LVDS Vcc：用于LVDS輸出的電源引腳;

　　LVDS GND：用于LVDS輸出的電源地。