【摘　要】　根據McBSP和CPLD的時序分析，采用VHDL語言設計了CPLD模擬McBSP并與之進行全雙工通信，給出了實際的接口時序結果。
??? 關鍵詞：McBSP，CPLD，VHDL，DSP
　　

　　在許多數字信號處理應用系統中，DSP擔任的工作是快速而復雜的核心運算，但是，在運算的同時DSP對數據輸入輸出的控制是有限的，DSP與CPLD（復雜可編程邏輯器件）或FPGA（現場可編程陣列）相結合的設計則可以有效地彌補這種不足。筆者設計的基于DSP實時視頻編解碼系統，采用TI（德州儀器）公司的最新高性能低功耗TMS320VC55x系列DSP芯片TMS320VC5509做視頻雙向編解碼運算，但如果DSP還承擔視頻輸入輸出的工作，那么視頻編解碼運算的實時性將得不到保證，因此，這里采用Altera公司的CPLD芯片EP1K50作為視頻輸入輸出的緩沖和控制，DSP與CPLD之間的通信采用McBSP串口（多通道緩沖串口）DMA方式。

1　McBSP的硬件接口及時序分析
??? TMS320VC5509是TI公司生產的第三代高性能低功耗DSP芯片，有三個McBSP串口，McBSP串口是在標準同步串口基礎上的功能擴展，提供了強大的同步串口通信機制，速度可達100Mbit／s，具有以下特征：
??? ·全雙工通信；
　　·雙緩存的發送寄存器和三緩存的接收寄存器，允許連續的數據流傳輸；
　　·為數據發送和接收提供獨立的幀同步脈沖和時鐘信號；
　　·能夠發送中斷給CPU，發送事件信號給DMA控制器；
　　·發送和接收各有128個通道，可以允許或阻斷某個通道的傳輸；
??? ·數據長度可以為8、12、16、20、24、32；
??? ·提供了A－律和μ－律壓縮擴展；
　　·內部時鐘和幀同步信號的可編程性；
??? ·與T1／E1、SPI、AC97、I2S等直接接口。

　　McBSP串口一般通過六只引腳使得數據通路和控制通路與外部設備相連。數據經McBSP串口與外設的通信通過DR和DX引腳傳輸，控制同步信號則由CLKX、CLKR、FSX、FSR等四只引腳來實現。其基　　本的發送和接收時序如圖1所示。　　由于McBSP串口的數據線DR和DX有緩存寄存器，幀同步信號FSX、FSR，以及時鐘信號CLKX、CLKR具有可編程性，使得其與CPLD之間的接口設計非常靈活，設計的步驟可以是：先對CPLD進行編程，然后根據所產生的數據發送和接收的波形特點，對McBSP串口編程，與CPLD的波形相匹配。
2　CPLD的內部結構設計
　　數據輸入通道是由視頻采樣芯片SAA7114H、CPLD和C5509的McBSP串口組成，視頻采樣數據從SAA7114H出來之后，在CPLD的內部輸入FIFO（先入先出隊列）中緩沖一下，由于McBSP是串行的，所以在CPLD內部要進行并串轉換，串行輸出，同時還要產生同步時鐘給McBSP串口。
　　數據輸出通道是由McBSP串口、CPLD和LCD（液晶）控制器組成，解碼后的視頻數據經過McBSP串行進入CPLD，在其內部串并轉換之后，送入內部的輸出FIFO暫時緩存一下，然后進入外部的LCD控制器，具體流程見圖2。
　　CPLD內部不僅有邏輯控制，而且還有存儲器（FIFO），故采用Altera公司的具有存儲陣列ACEX系列的EP1K50芯片。EP1K50是Altera公司新近推出的性價比高的系統可編程芯片（SOPC），內部有50K個典型門，40kbit存儲單元，雙向輸入輸出建立時間可達250MHz，2．5V的內核供電，3．3V的
輸入輸出電平與McBSP串口一致，可見，EP1K50非常適合做此接口。這里，McBSP串口的接收幀同步（FSR）和時鐘信號（CLKR）由CPLD提供，而發送幀同步（FSX）和時鐘信號（CLKX）由McBSP串口自己提供。
3　CPLD數據流以及同步控制的VHDL描述
　　CPLD的仿真編程工具采用MaxplusII軟件，用VHDL（高速硬件描述語言）設計。內部的FIFO、移位寄存器和計數器分別采用MaxplusII的宏庫lpm—fifo—dc、lpm—shiftreg和lpm—counter，它們的參數都是可預先設定的。
　　lpm　fifo　dc是雙口FIFO宏庫，字長為16位，輸入和輸出深度均為64字，輸入FIFO的寫時鐘由SAA7114H產生，讀時鐘是移位寄存器為空時的脈沖，同時還有空和滿信號使能讀寫時鐘。同樣，輸出FIFO的寫時鐘由移位寄存器產生，讀時鐘由LCD控制器送入。lpm— shiftreg為移位寄存器，它受Ipm—fifo—dc和Ipm-cornter的狀態控制，當FIFO可以讀寫時，移位寄存器就輸入和輸出16位并行數據，并且開始移位，計數器滿時要停止移位。lpm—counter為4位計數器，當計數器溢滿（為16）時，在開始移位時對全局脈沖計數，產生進位信號來停止移位寄存器的移位操作。限于篇幅，下面只給出視頻數據輸入通道同步與控制的部分VHDL語言。



　　END IF；
END IF；
END PROCESS；
　　由上述的組合邏輯與時序邏輯結合VHDL語言描述，可以看出，在移位寄存器并行裝入數據后，由類似觸發器邏輯停止并行裝入，并且開始串行移出和計數。當計數器滿時停止移位，置移位寄存器為空的狀態，停止移位，如果FIFO為空，則移位寄存器和計數器都處于等待狀態，如果FIFO不為空，就并行裝入移位寄存器，MaxplusII仿真結果如圖3所示。

??? 圖3所示的輸入信號IFIFO　empty、GCLK、VIDEO　data分別為輸入FIFO的空標志、全局時鐘、視頻數據，輸出信號FSX、DX、CLKX為直接與McBSP串口連接的發送幀同步線、數據線、時鐘線，內部信號COUNT　en為計數器使能信號，ICLK為數據輸入時鐘。由圖3可看出，CPLD視頻數據以16位5555固定數據輸入，在全局時鐘的上升沿輸出串行移位，這樣，在McBSP串口端就可以在CLKX的下降沿采樣數據，并且根據圖示，視頻數據相對于幀同步信號有一個時鐘周期的延遲，故在McBSP編程時設置串口時鐘延遲為1即可。
4　結束語
　　由于CPLD和TMS320VC5509的McBSP串口都具有靈活的可編程性，可以在CPLD端完全地模擬McBSP串口與之通信，經實踐檢驗，這種方式確實可行。這樣，TMS320VC5509就以串口的DMA方式與CPLD交換數據，而不會因為與外設直接交換數據而中斷CPU的快速視頻編解碼運算，從而達到視頻流的實時性。