一、目的
1）掌握基于v文件的vivado工程設計流程
2）學習示波器的基本組成結構

二、原理介紹
數字存儲示波器能夠將模擬信號進行采樣、存儲以及顯示。本系統在Basys3上構建了一個簡易數字存儲示波器，簡化框圖如下：

原理：首先，AD模塊對模擬信號進行采樣，觸發電路根據采樣信號判斷觸發條件（例如：上升沿觸發）。滿足觸發條件后，連續采樣一定數量的點（本系統中為640個點），存儲到RAM中。峰峰值、頻率計算模塊對RAM中儲存的波形數據進行計算，得到波形的頻率以及峰峰值；VGA模塊將波形顯示出來，并顯示計算得到的峰峰值和頻率數值。
本實驗通過調用Basys3板上芯片中的ADC模塊，對外部電壓信號進行采樣、存儲，并通過VGA顯示器將波形顯示出來。
在Basys3上電之前，需要提前將Basys3與VGA連接好，并準備好一臺信號發生器。

三、步驟：
1、創建新工程
1） 打開Vivado2014.4設計開發軟件，選擇CreateNew Project.

2）在彈出的創建新工程的界面中，點擊Next，開始創建新工程。

3）在Project Name界面中，將工程名稱修改為Oscilloscope，并設置好工程存放路徑。同時勾選上創建工程子目錄的選項。這樣，整個工程文件都將存放在創建的Oscilloscope子目錄中。點擊Next。

4）在選擇工程類型的界面中，選擇RTL工程。由于本工程無需創建源文件，故將Do notspecify sources at this time(不指定添加源文件)勾選上。點擊Next。

5）在器件板卡選型界面中，在Search欄中輸入xc7a35tcpg236搜索本次實驗所使用的Basys3板卡上的FPGA芯片。并選擇xc7a35tcpg236-1器件。（器件命名規則詳見xilinx官方文檔）點擊Next。

6）最后在新工程總結中，檢查工程創建是否有誤。沒有問題，則點擊Finish，完成新工程的創建。

2、添加已設計好的IPcore以及verilog文件。
工程建立完畢，我們需要將Oscilloscope這個工程所需的IP_Catalog文件夾復制到本工程文件夾下(IP_Catalog位于B3_lablab3Oscilloscope下)，并將所需的verilog文件也復制到本工程文件夾下（verilog文件位于B3_lablab3OscilloscopeHDL_files下）。

添加完后的本工程文件夾如下圖：

1）在Vivado設計界面的左側設計向導欄中，點擊ProjectManager目錄下的Project Setting。

2）在Project Setting界面中，選擇IP選項，進入IP設置界面。點擊Add Respository...添加本工程文件夾下的IP_Catalog目錄：

3）完成目錄添加后，可以看到所需IP已經自動添加。點擊OK完成IP添加。

4）上述步驟的目的是完成目錄添加，接下來需要在本工程中添加IP核。在Project Navigator下的project manager目錄下，點擊IP Catalog選項：

在IP Catalog界面的搜索欄，輸入xadc，會出現xadc_v1_0的Ip。雙擊會打開ip配置界面，保持默認，點擊ok，會彈出如下窗口。點擊generate添加：

同樣的方式，添加vga ip以及debounce ip。另外，還需要一個clock ip。在IP Catalog界面的搜索欄中，輸入clock，點擊clocking wizard，打開clock ip的配置界面：

將IP的名字由clk_wiz_0修改為clock，然后增加幾路clock的輸出。這些不同頻率的clock能提供不同的采樣時鐘。如下圖紅色框內所示：

將output clocks界面下方的reset以及locked勾掉，點擊OK完成配置；

5）添加所需的verilog文件。在ProjectNavigator下的project manager目錄下，點擊add source選項：

在彈出的Add sources界面中，勾選Add orcreate design source選項，點擊next：

點擊Add files，如下圖：

選擇所需的verilog文件，點擊ok添加，如下圖：

回到Add source界面，勾選上Copy sources into project選項，點擊finish：

6）此時verilog文件添加完畢。點擊工具欄window->Source，打開source窗口：

Source窗口顯示如下：

3、對工程添加引腳約束文件。
1）點擊Project Manager目錄下的Add Source。選擇添加約束文件。點擊next。

2）點擊Add Files，進行文件添加。找到本工程所需約束文件的所在路徑(約束文件位于B3_lablab3Oscilloscopeconstraints下)，點擊OK進行添加。注意，要勾選copy constraints files into project。

3）點擊Finish，完成約束文件添加。

4、綜合、實現、生成bitstream
1）進行綜合驗證，如下圖：

2）完成綜合驗證后選擇，Run Implementation。進行工程實現。

3）工程實現完成后，選擇Generate Bitstream，生成編譯文件。

4）生成編譯文件后，選擇Open Hardware Manager，打開硬件管理器。進行板級驗證。

5）打開目標器件，點擊Open target。如果初次連接板卡，選擇OpenNew Target。如果之前連接過板卡，可以選擇RecentTargets，在其列表中選擇相應板卡。

在打開新硬件目標界面中，點擊Next進行創建。選擇Local server，點擊Next。

點擊Next，再點擊Finish，完成創建。

6）下載bit文件。
點擊Hardware Manager上方提示語句中的Program device。選擇目標器件。

檢查彈出框中所選中的bit文件，然后點擊Program進行下載。進行板級驗證。

待下載bit成功后，可以將信號發生器的探頭連接至Basys3的JXADC1的P極，并將JXADC1的N極連接信號發生器的地。本實驗，簡易示波器的可測電壓范圍為0-1V，頻率為4KHz以下。可以在VGA上觀測波形。如果波形顯示比較密集，那就需要更改采樣時鐘——可以通過按Basys3板上的BTNC按鍵來改變采樣時鐘，以此來改變波形顯示密集程度。

注：本博文所需工程文件下載鏈接：