數(shù)控振蕩器(NCO)因具有頻率精度高、轉(zhuǎn)換時(shí)間短、頻譜純度高以及頻率相位易編程等特點(diǎn)，而被廣泛應(yīng)用于軟件無(wú)線(xiàn)電數(shù)字上、下變頻以及各種頻率和相位數(shù)字調(diào)制解調(diào)系統(tǒng)中。
NCO是正交數(shù)字混頻器的核心部分，它具有頻率分辨率高、頻率變化速度快、相位可連續(xù)線(xiàn)性變化和生成的正弦P余弦信號(hào)正交特性好等特點(diǎn)。而且NCO 的相位、幅度均已數(shù)字化，可以直接進(jìn)行高精度的數(shù)字調(diào)制解調(diào)。隨著數(shù)字通信的發(fā)展，傳送的數(shù)據(jù)速率越來(lái)越高。如何得到一個(gè)可數(shù)控的高頻載波信號(hào)是實(shí)現(xiàn)高速數(shù)字通信系統(tǒng)必須解決的問(wèn)題。
NCO傳統(tǒng)的實(shí)現(xiàn)方法主要有查表法、多項(xiàng)式展開(kāi)法或近似法，但這些方法在速度、精度、資源方面難以兼顧。而采用CORDIC算法來(lái)實(shí)現(xiàn)超函數(shù)時(shí)，則無(wú)需使用乘法器，它只需要一個(gè)最小的查找表(LUT)，利用簡(jiǎn)單的移位和相加運(yùn)算，即可產(chǎn)生高精度的正余弦波形，尤其適合于FPGA的實(shí)現(xiàn)。

數(shù)控振蕩器原理

數(shù)控振蕩器的作用是產(chǎn)生正交的正弦和余弦樣本。 傳統(tǒng)方法是采用查表法（LUT） , 即事先根據(jù)各個(gè)正余弦波相位計(jì)算好相位的正余弦值， 并按相位角度作為地址存儲(chǔ)該相位的正余弦值， 構(gòu)成一個(gè)幅度P相位轉(zhuǎn)換電路（即波形存儲(chǔ)器）在系統(tǒng)時(shí)鐘的控制下， 由相位累加器對(duì)輸入頻率字不斷累加， 得到以該頻率字為步進(jìn)的數(shù)字相位， 再通過(guò)相位相加模塊進(jìn)行初始相位偏移， 得到要輸出的當(dāng)前相位， 將該值作為取樣地址值送入幅度P相位轉(zhuǎn)換電路， 查表獲得正余弦信號(hào)樣本。NCO的目標(biāo)是產(chǎn)生頻率可變的正、余弦波樣本，，(n=0，1，2...)。式中，fLO為本地振蕩頻率， fS為輸入信號(hào)的采樣頻率。
如圖1 所示，NCO主要包括3個(gè)模塊：
1. 相位累加器對(duì)輸入頻率控制字M不斷累加， 得到以該頻率字為步進(jìn)的數(shù)字相位。
2. 相位相加器將相位寄存器中的數(shù)字相位與相位控制字相加， 得到偏移后的當(dāng)前相位。　　
設(shè)系統(tǒng)的時(shí)鐘頻率為fc，頻率控制字為M，相位寄存器位數(shù)為N，則數(shù)控振蕩器輸出信號(hào)頻率為。根據(jù)Nyquist抽樣定理，fs最大值為1/2fc，而在實(shí)際設(shè)計(jì)中，一般不應(yīng)大于時(shí)鐘頻率的1/4。其頻率分辨率為

根據(jù)此式，在系統(tǒng)時(shí)鐘頻率不變的情況下， 相位寄存器位數(shù)N越大， 產(chǎn)生信號(hào)的頻率分辨率越高。

圖1 數(shù)字控制振蕩器結(jié)構(gòu)圖

3. 函數(shù)發(fā)生模塊，對(duì)當(dāng)前相位進(jìn)行對(duì)應(yīng)幅度轉(zhuǎn)換后， 可以輸出任意函數(shù)的波形。　　
對(duì)于一個(gè)相位位數(shù)為n，輸出信號(hào)幅度位數(shù)為M 的數(shù)控振蕩器，所需查找表大小為M ×2n。為了提高數(shù)控振蕩器的頻率分辨率，往往需要擴(kuò)大波形存儲(chǔ)器的容量，造成存儲(chǔ)資源的大量消耗。而且當(dāng)需要外掛RAM 來(lái)存儲(chǔ)波形時(shí)，由于受到RAM讀取速度的影響，數(shù)控振蕩器的輸出速率必然受到制約。因此，當(dāng)需要設(shè)計(jì)高速、高精度的數(shù)控振蕩器時(shí)，不宜采用查表法；而CORDIC算法的應(yīng)用能夠很好地解決這一問(wèn)題。

CORDIC算法原理

CORDIC(坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算機(jī))算法是Jack Volder于1959年提出的，主要用于計(jì)算三角函數(shù)，雙曲函數(shù)及其他的一些基本函數(shù)。J.Walther于1971年提出了統(tǒng)一的CORDIC形式。該算法的具體原理如下：如圖2所示，初始向量a(x0，y0) (注意y0=0)經(jīng)n次旋轉(zhuǎn)后得到向量b(xN，yN)qi。設(shè)第i次旋轉(zhuǎn)的角度為qi，根據(jù)J.Walther的推導(dǎo)得到迭代方程組：

通過(guò)選擇tan(qi)=±2-i可以得到，x和y的方程現(xiàn)在可以利用一個(gè)簡(jiǎn)單的管狀移位器和一個(gè)算術(shù)邏輯單元(ALU)來(lái)實(shí)現(xiàn)。此外，只需要使用一個(gè)相對(duì)簡(jiǎn)單的、事先計(jì)算好的反正切表，即可消除超函數(shù)的計(jì)算。

圖2 CORDIC 算法原理示意圖　　同時(shí)還要判斷旋轉(zhuǎn)的方向，以滿(mǎn)足Z變量由初始值逐步趨于零，需要通過(guò)下式來(lái)引入和估計(jì)一個(gè)簡(jiǎn)單的符號(hào)變量：

經(jīng)過(guò)上面2步，得到如下迭代方程：

則當(dāng)N→ 時(shí)，迭代后結(jié)果為：(xi，yi)→(cos(q)，sin(q))。　　
綜合以上推導(dǎo)可見(jiàn)，只要選取合適的N，計(jì)算出相應(yīng)的初始值(x0，y0)，以及相對(duì)應(yīng)的反正切值，就可以利用簡(jiǎn)單的移位加法操作和流水線(xiàn)結(jié)構(gòu)實(shí)現(xiàn)上述的迭代方程式，計(jì)算出已知角度Z的正、余弦值，且這樣的電路結(jié)構(gòu)非常易于FPGA實(shí)現(xiàn)。

應(yīng)用MATLAB進(jìn)行功能仿真和參數(shù)設(shè)計(jì)

FPGA設(shè)計(jì)流程中，應(yīng)先利用MATLAB進(jìn)行功能仿真，按照系統(tǒng)要求，以先驗(yàn)的方式確定系統(tǒng)參數(shù)，測(cè)試系統(tǒng)性能是非常必要的，可以有效提高FPGA硬件設(shè)計(jì)的效率和電路質(zhì)量，避免不必要的重復(fù)勞動(dòng)。　　
本系統(tǒng)采用40M的晶振，要求輸出9.7M的正、余弦波，輸出幅值為18位二進(jìn)制數(shù)。在實(shí)際系統(tǒng)中，由于有限的相位字長(zhǎng)和有限的量化電平，這些靠近期望分量的雜散信號(hào)會(huì)降低數(shù)字合成器的無(wú)雜散動(dòng)態(tài)范圍(SFDR)。本系統(tǒng)要求輸出波形SFDR大于90dB。　　
通過(guò)將CORDIC迭代過(guò)程、相位計(jì)算，以及相位截?cái)唷⒘炕珠L(zhǎng)等的誤差等因素引入MATLAB仿真程序中，能夠準(zhǔn)確仿真出實(shí)際數(shù)字電路的輸出波形。采用不同的參數(shù)，多次仿真后，確定選取迭代次數(shù)N=16，相位Z的范圍為(-90，90)，是一個(gè)很好的平衡點(diǎn)。　　
仿真結(jié)果如圖3所示，信號(hào)的頻譜在9.7M達(dá)到峰值，說(shuō)明生成的正弦波形其頻率為9.7M，且最大信號(hào)幅度的有效值與最大雜散分量有效值分貝差接近100dB，即SFDR>90dB。可見(jiàn)，該結(jié)果完全符合NCO的系統(tǒng)設(shè)計(jì)要求，可以按照此設(shè)計(jì)參數(shù)進(jìn)入到下一步FPGA數(shù)字電路實(shí)現(xiàn)。

圖3 基于CORDIC算法的NCO輸出正旋信號(hào)頻譜圖

基于CORDIC的NCO的FPGA實(shí)現(xiàn)和驗(yàn)證

這一階段的設(shè)計(jì)過(guò)程采用Verilog HDL編程，用Xilinx公司的FPGA設(shè)計(jì)工具實(shí)現(xiàn)。具體電路設(shè)計(jì)可分為兩個(gè)部分。　　
第一部分為CORDIC迭代前模塊，最終目的是輸出當(dāng)前相位，主要功能是進(jìn)行相位累加、截?cái)啵约鞍凑丈衔牡脑O(shè)計(jì)參數(shù)轉(zhuǎn)換相位至(-90，90)之間，并給出相應(yīng)的控制信號(hào)。圖4中左邊第一個(gè)模塊anglepro即完成了上述功能。系統(tǒng)采用了32位的累加器，M值可由公式計(jì)算得到。下面只需進(jìn)行相位的轉(zhuǎn)換工作，對(duì)相位地址的高兩位進(jìn)行異或運(yùn)算，當(dāng)結(jié)果為0時(shí)，說(shuō)明當(dāng)前相位已經(jīng)在設(shè)計(jì)區(qū)間(-90，90)之間;結(jié)果為1時(shí)則做簡(jiǎn)單的象限轉(zhuǎn)換，將第二象限折入第一象限，第三象限折入第四象限，并輸出控制信號(hào)t對(duì)最終輸出的COS幅值取負(fù)。

圖4 Synplify Pro編譯綜合后RTL仿真圖（局部）　　

第二部分為整個(gè)CORDIC算法的迭代過(guò)程，根據(jù)仿真結(jié)果，系統(tǒng)采取了16級(jí)迭代，X迭代初始值可由公式(5)算出K=0.6073，量化為18位二進(jìn)制數(shù)后，得到幅值約為79600。在本次設(shè)計(jì)中，并沒(méi)有將這些反正切角度量化值存入統(tǒng)一的LUT中，而是分別固化在每一級(jí)的迭代模塊中，簡(jiǎn)化了數(shù)字電路結(jié)構(gòu)。　　圖4中cord_2是迭代過(guò)程中的一個(gè)典型迭代模塊，其他15個(gè)迭代模塊的核心結(jié)構(gòu)與cord_2完全相同。如圖5所示，流水線(xiàn)結(jié)構(gòu)中，每一個(gè)模塊(級(jí))接受來(lái)自上一次迭代的Z角度值、X值、Y值，通過(guò)判斷Z的符號(hào)對(duì)X、Y、Z做移位加減操作，其迭代的核心部分只需要3個(gè)加減法器和2個(gè)移位器。

圖5 CORDIC流水線(xiàn)結(jié)構(gòu)圖　　

采用這樣的流水線(xiàn)結(jié)構(gòu)，級(jí)級(jí)直接相連，每一級(jí)移位長(zhǎng)度和反正切角度值的固化，也大大節(jié)省了FPGA實(shí)現(xiàn)時(shí)的寄存器數(shù)量。現(xiàn)實(shí)中只需要17個(gè)時(shí)鐘周期的建立時(shí)間，就可輸出第一個(gè)正、余弦值，然后連續(xù)輸出波形的離散數(shù)值。　　
通過(guò)ModelSim仿真后，得到仿真波形如圖6所示。　　

圖6 modelsim 仿真波形圖　　

為了驗(yàn)證輸出波形是否正確，本文采用了將量化后幅值還原與理想值比較的方法。如，第一個(gè)幅值對(duì)應(yīng)的實(shí)際余弦值為131068/(2^17)≈0.99997。余弦值。取其中幾組數(shù)據(jù)進(jìn)行比較，如表1所示。　

　對(duì)比發(fā)現(xiàn)電路仿真后輸出值與理想值很接近，得到了預(yù)期的正、余弦離散波形，驗(yàn)證了程序本身的正確性。結(jié)語(yǔ)采用CORDIC算法設(shè)計(jì)數(shù)控振蕩器可以生成高精度數(shù)控振蕩器而無(wú)需大容量的查找表，節(jié)省了大量的ROM資源，降低了功耗，僅采用移位寄存器和加法器結(jié)合流水線(xiàn)結(jié)構(gòu)就可實(shí)現(xiàn)迭代過(guò)程。CORDIC算法所能達(dá)到的精度與所選取的迭代次數(shù)和操作數(shù)位寬密切相關(guān)，利用三角函數(shù)的對(duì)稱(chēng)特性，配合少量LUT或邏輯電路，可以進(jìn)一步設(shè)計(jì)出更高精度的數(shù)控振蕩器。