高性能可編程振蕩器（如 SiTime提供的振蕩器）可以作為外部高分辨率振蕩器來使用。在采用此類振蕩器時，內部 PLL 只需支持非常有限的頻率綜合功能，從而可以提高帶寬并降低抖動。

可編程外部參考振蕩器的另一個優勢是允許選擇更高的頻率作為參考。這樣就能夠實現帶寬更高的內部 PLL，進而降低抖動。例如，為了滿足時序要求，某個應用可能需要采用 RMS 周期抖動為 10 皮秒的 56MHz 時鐘。

圖 5 說明了獲取 56MHz 時鐘的兩種方法。第一種方法采用標準的 25MHz參考， 而第二種方法采用非標準的28MHz 參考。第一種方法需要較高的預分頻比，以達到所要求的分辨率，但是會導致更高的輸出抖動。第二種方法可以最小化 P 值而且能實現更高的 PLL 帶寬，從而可以降低輸出周期抖動。

大多數可編程振蕩器采用一個諧振器單元和一個或多個 PLL 來對不同頻率進行綜合。傳統上，石英晶體通常被選定作為穩定諧振器。不過，其封裝難題卻限制了此類可編程振蕩器的可用性。近期，硅 MEMS 振蕩器大量上市，能夠在穩定諧振器與高性能 PLL 方面提供高性價比的完美組合，并且適用于眾多行業的標準小型封裝。這種振蕩器為優化 FPGA 系統中的時鐘樹提供了出色的FPGA 時鐘解決方案。此類時鐘還可以滿足高速收發器更加苛刻的抖動規格要求。[2]

EMI 消減
只要在可編程振蕩器中將穩定諧振器與高性能合成器配合使用，就能夠輕松獲得許多其它有用的時鐘功能。其中之一就是用于消減 EMI 的擴頻時鐘(SSC)。

SSC 振蕩器是一種頻率經過調制的時鐘，可以確保時鐘信號能夠在更大的頻率范圍內傳播，從而可以減少給定頻率范圍內的整體峰值電磁輻射。SSC的作用在基于 FPGA 的系統中更加明顯，因為它可以減少共享同一時鐘源的所有電路與 I/O 的 EMI。相比而言，跟蹤濾波與升高/降低控制法只能降低系統特定部分的 EMI。圖 6 說明了 SSC 如何降低峰值 EMI 輻射。

SSC 中的重要參數是調制范圍與調制方法（中心擴頻或向下擴頻）。諸如 SiTime 的 SiT9001等可編程振蕩器可提供寬廣的 SSC 調制范圍——向下擴頻和中心擴頻方式下都可以達到0.5%~2%。這種菜單選擇方式使設計人員能夠在優化 SSC 實現最佳系統性能的同時將 EMI 最小化。[3]

可編程振蕩器中分數 N PLL 所帶來的有用功能的另一個例子是數控振蕩器(DCO)。DCO 功能強大，結合 FPGA，可實現低帶寬、全數字 PLL，從而能夠為高端電信與網絡系統提供失效保護、故障切換或抖動消除等功能。

硅 MEMS 的優勢
全新的硅 MEMS 振蕩器在過去幾年里顯著擴大了商用可編程振蕩器的產品組合。這些振蕩器使用戶能夠定制參考頻率， 選擇外部參考與FPGA 內部 PLL 參數的最佳組合，從而實現最佳的時鐘樹設計。此外，設計人員還可以輕松選擇電源電壓、封裝、溫度范圍、頻率穩定度和驅動強度以滿足應用需求。這些振蕩器的可編程特性還能夠縮短研發周期，實現快速原型設計以及加快生產進度。

SiTime 的單端和差分硅 MEMS 振蕩器已經應用到賽靈思的部分演示板中（見表 1）。目前已經可以針對不同頻率、電壓和封裝需求訂購此類部件，以實現最佳的系統性能。